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#7 디지털실험 예비

총 8개의 digit이 필요하고 그에 따라 할당되는 data가 반복적으로 순환하게 된다. 이것은 3bit 카운터를 세는 방법과 흡사하다. 따라서 3비트 카운터에 연동된 세그먼트 1개씩 총 8개를 설계하여 clock이..

공학/기술| 2013.12.12| 3페이지| 1,000원| 조회(17)

예비, 디지털실험, de2

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#10 디지털실험 결과

▶ Timing분석 Critical Path = 2.714 ns Fmax = 368.46MHz ▶ 실험 동작 책의 FSM state diagram대로 0이 네 번 입력되거나 1이 네 번 입력되면 LE..

공학/기술| 2013.12.12| 4페이지| 1,000원| 조회(42)

디지털실험, de2, 디지털실험 결과

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#7 디지털실험 결과

▶ 실험 동작 enable이 1이면 SW_A를 누를때마다 (0000 ~ FFFF) 까지 하나씩 count 하게 되고 enable이 0이면 SW_A를 눌러도 count 되지 않는다. Clear가 1이면 count..

공학/기술| 2013.12.12| 4페이지| 1,000원| 조회(29)

결과, 디지털실험, de2

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#9 디지털실험 예비

FF을 이용하여 파이프라인을 설계하여 입력과 연산사이를 레지스터로 나눈다. 클락속도를 높일수 있는 강점이 있다. KEY[1]은 클럭으로 되고, 클럭이 2번 움직여야 연산된 값을 얻을 수 있다. part3 4..

공학/기술| 2013.12.12| 3페이지| 1,000원| 조회(29)

디지털실험, de2, 디지털실험 예비

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#6 디지털실험 예비

operator를 사용하여 Gated S-R레치 구현 S-R latch데로 작동을 하지만 Clk가 ‘1’이 되어 있을 때 만 출력 값이 변화하는 것을 알 수 있다. (Gate) D값이 변해도 Clk가 ‘..

공학/기술| 2013.12.12| 3페이지| 1,000원| 조회(20)

예비, 디지털실험, de2

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#9 디지털실험 결과

▶ Compile 분석 Total pins 75 = 16 (input- SW) + 2 (input- KEY) + 7*6 (output- HEX) + 1(output-LEDG) + 8 (output- LEDR) ..

공학/기술| 2013.12.12| 3페이지| 1,000원| 조회(20)

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#6 디지털실험 결과

가장 느린 Clk ~ Q path는 12.226ns 같은 logic을 사용하였기 때문에 속도는 거의 비슷. 최소클럭 주기: 12.226 * 2= 24.452 ns가 되어야 한다. ▶ 실험 동작 Clk를 ‘1’..

공학/기술| 2013.12.12| 4페이지| 1,000원| 조회(23)

결과, 디지털실험, de2

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#5 디지털실험 예비

2진법의 스위치를 1부터 15까지 이동하였을 때 모든 7-Segment값이 순차적으로 잘 나왔다. 저번 실습을 할 때 7-Segment가 Low Active라는 것을 알게 되었지만, 습관이라는것이 이번 과제에도 7-..

공학/기술| 2013.12.12| 7페이지| 1,000원| 조회(53)

예비, 디지털실험, de2

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#5 디지털실험 결과

▶ Timing분석 가장 빠른 SW[4] ~ HEX2[4] path는 9.614ns 가장 느린 SW[5] ~ HEX2[2] path는 14.046ns 같은 logic을 사용하였기 때문에 속도는 거의 비슷. 최..

공학/기술| 2013.12.12| 4페이지| 1,000원| 조회(25)

결과, 디지털실험, de2

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#4 자바 리포트

static은 Lab1에서 작성했던 것과 같이 class가 호출될 때 메모리를 할당하게 된다. 이것은 객체가 생성되야 메모리를 할당하는 방식과의 차이가 있다. 따라서 static으로 선언된 변수는 계속 그 메모리에 ..

공학/기술| 2013.12.12| 6페이지| 1,000원| 조회(43)

레포트, JAVA, 자바, 항공대, 안준선

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