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  • UART-직렬 통신 _Verilog
    UART-직렬 통신 _Verilog
    1. 송신부 Code `timescale 1 ns / 1 ps module Uart_trans (TxD, Txrdy, wr, din, clk1); input wr,clk1; reg Tsign, TxD, TxC..
    공학/기술| 2011.05.23| 8페이지| 1,500원| 조회(489)
    태그 설계, verilog, HDL, UART
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  • D_FLIP FLOP 설계
    D_FLIP FLOP 설계
    CLRBar = 0 : 에서는 Q는 0 Qbar 는 1인 상황을 유지한다. CLK가 상승edge인 상황에서 D에 따라서 Q와 Qbar의 값이 변하게 된다. negedge에서는 변하지 않는다. 2. Layout ..
    공학/기술| 2011.05.23| 4페이지| 1,000원| 조회(238)
    태그 플립플롭, VLSI, magic, layout, D_FF
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  • HDL - serial ADDER report
    HDL - serial ADDER report
    실제로 입 출력 포트는 입력 : rst, clk, load, Enshift, din, serialin 출력 : dout 이며, DIN, DOUT은 shiftreg의 동작을 보이기 위해서 입으로 ..
    공학/기술| 2010.12.19| 8페이지| 1,000원| 조회(288)
    태그 verilog, digital, adder, serial, HDL, code
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  • MOSFET Report
    MOSFET Report
    p채널 MOS는 엷게 도핑(doping)된 n형 실리콘(Si) 기판으로 만들어진다. 2개영역을 확산으로 p형 불순물을 짙게 도핑하여 소스(source)와 드레싱(drain)을 만든다. 2개의 p형 부분 사이의 영역이..
    공학/기술| 2010.12.09| 17페이지| 1,500원| 조회(112)
    태그 반도체, 전자회로, MOS
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  • FIFO(First in First out)
    FIFO(First in First out)
    `timescale 1ns / 1ps module FIFO (dout, full, empty, din, push, pop,clk, rst); input [7:0] din; input push, pop,c..
    공학/기술| 2010.12.09| 8페이지| 1,500원| 조회(333)
    태그 HDL, FIFO, Verilog HDL, code
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  • MOSFET 프리젠테이션
    MOSFET 프리젠테이션
    MOSFET의 비 이상적 특성 3) Short Channel Effect 단채널의 경우 Vds가 증가하면 w가 증가하며 유효채널의 길이가 감소하는 효과가 크다. 완전 Turn-Off가 어렵다. ..
    공학/기술| 2010.12.09| 37페이지| 1,500원| 조회(231)
    태그 반도체, 전자회로, MOS
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2024년 09월 15일 일요일
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- 국내의 사물인터넷 상용화 사례를 찾아보고, 앞으로 기업에 사물인터넷이 어떤 영향을 미칠지 기술하시오
5글자 이하 주제 부적절한 예)
- 정형외과, 아동학대
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