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기초회로실험) 예비 평형브리지회로 및 중첩의원리
1. 실험 목적 - 평형 브리지 회로의 저항기들 사이의 관계를 구한다. - 평형 브리지 회로의 저항기들 사이의 관계를 이용하여 미지의 저항을 측정한다. 2. 관련이론 - 실험 21, ..
공학/기술
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2014.01.06
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8페이지
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2,000원
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조회(161)
중첩의원리
,
평형브리지회로
,
기초회로실험 평형브리지회로 중첩의 원
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논리회로실험) ALU 결과레포트
1. 실험 과정 - 본 실험의 목적은 ALU 회로의 논리와 특성을 이해하고, 그 이론을 바탕으로 실험을 통해 ALU 회로를 익히는 데 있다. 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA ..
공학/기술
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2014.01.06
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11페이지
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2,000원
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조회(155)
ALU
,
ALU 결과
,
ALU 결과레포트
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논리회로실험) Counter/ Timer 결과레포트
1. 실험 과정 - 본 실험의 목적은 Up & Down Counter의 논리와 회로를 이해하고, 타이머의 특성 및 동작에 대한 이해를 바탕으로 그것을 실험을 통해 익히는 데 있다. 실험은 Quartus II를..
공학/기술
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2014.01.06
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10페이지
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2,000원
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조회(251)
counter
,
Counter Timer 결과
,
Timer 결과레포트
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Encoder .Decoder. 7-segment 결과레포트
1. 실험 과정 * 본 실험에서는 4 x 2 Encoder, 2 x 4 Decoder , 7-segment-LED의 회로를 Quartus II를 이용하여 구현하고, ModelSim과 DE2-115에서의 동작을..
공학/기술
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2014.01.06
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14페이지
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2,000원
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조회(173)
Encoder
,
Decoder
,
Encoder Decoder
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Latch Flipflop 결과레포트
1. 실험 과정 * 본 실험의 목적은 Flip Flop에 대한 여러 가지 형태이 동작과 특성에 대해 공부하고 그 원리와 특성, 그리고 S - R Latch의 동작원리, S - R Flip Flop, T Fli..
공학/기술
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2014.01.06
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11페이지
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2,000원
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조회(117)
Latch FlipFlop
,
Latch Flipflop 결과
,
Latch F..
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Quartus II와 Modelsim 사용법 및 FPGA를 이용한 검증 결과
1. 실험 결과 본 실험은 아래 두 과정을 통해 Quartus II와 ModelSim 사용법을 익히는 데 목적이 있다. 또 DE2-115 FPGA로 결과 값을 확인하고 검증한다. - Quartus II..
공학/기술
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2014.01.06
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6페이지
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2,000원
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조회(738)
Modelsim
,
Quartus
,
논리회로실험 Quartus II와 M
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논리회로실험) Mux and Demux 결과
1. 실험 과정 - 이번 실험은 Multiplexer ( MUX ) 와 Demultiplexer ( DEMUX ) 의 원리를 이해하고 , 직접 Quartus II Schematic을 이용하여 구현한 후, Mo..
공학/기술
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2014.01.06
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10페이지
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2,000원
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조회(264)
논리회로실험 Mux Demux 결과
,
Mux and demux
,
Mux an..
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논리회로실험) Register / Shift register 결과
1. 실험 과정 - 본 실험의 목적은 Register와 shift register, ring counter를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고, ModelSim ..
공학/기술
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2014.01.06
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11페이지
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2,000원
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조회(80)
Register
,
논리회로실험 register shif
,
Shift regi..
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논리회로실험) 가산기 감산기 결과보고서
1. 실험 과정 - 본 실험의 목적은 가산기와 감산기를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115에서의 동작을 확인함으로써 특징과 원..
공학/기술
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2014.01.06
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10페이지
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2,000원
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조회(245)
가산기 감산기
,
논리회로실험 가산기 감산기 결과
,
가산기 감산기 결과보고서
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논리회로실험) 부울대수의 간소화(2) 결과보고서
1. 실험 과정 * 본 실험은 f = ab' + a'b'c, s = b'( a + c ) 라는 두 개의 부울식을 Quartus II Verilog HDL을 이용하여 구현하고, F와 S의 결과 값이 서로 일치 ..
공학/기술
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2014.01.06
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10페이지
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2,000원
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조회(171)
부울대수의 간소화
,
논리회로실험 부울대수의 간소화 결과
,
부울대수 간소화
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