VHDL-Pre lab - Counters

소개글

VHDL-Pre lab - Counters (A+리포트 보장)

counter 에 대한 전반적인 소스 모음과 자료 모음

스파르탄 보드 3 이용

목차

1. 실험 목적
2. 실험 이론 지식 - Asynchronous/Synchronous Counters
3. Design a 8-bit up counter with an asynchronous reset
-describe its input output signals -2 inputs and 8 outputs
-describe its functional behaviors
-write VHDL codes
-make an input/output pin assignment
-write the test bench for the counter
-Do a simulation
4. Design the 74LS193A counters
-describe its input output signals
-describe its functional behaviors
-write VHDL codes
-make an input/output pin assignment
- write the test bench for the counter
-Do a simulation

<참고문헌>

본문내용

1. 실험 목적
Counter에 대해 이해하고 동기식과 비동기식의 Reset Counter 의 차이를 이해하고 설계한다.

2. 실험이론지식 - Describe in details the followings
2-1> Counter의 정의
Counter는 우리나라 말로 계수기라고도 하는데 계수기는 일정한 출력 순서를 반복적으로 발생시키는 순차회로의 대표적인 회로로서 과거의 값에서 현재의 값을 얻는다. 그러므로 이 회로에서 필요로 하는 것은 과거의 값을 저장하는 레지스터와 과거의 값에서 증가시키려는 증가 값이 중요하다.
일반적인 Counter는 1씩 증가되는 계수기를 말한다.

* Reset 신호에 따라 – 동기식 리셋 , 비동기식 리셋으로 나누어 진다.
*클럭 펄스인가 방식에 따라 – 동기식 카운터와 비동기식 카운터로 나누어 진다.

2-2> Asynchronous/Synchronous Counters

Asynchronous Counter와 Synchronous Counter의 가장 큰 차이는 Clock Signal의 입력방식에서 차이가 있다. Asynchronous는 공통된 Clock Signal이 아닌 이전 단계의 Flip-Flop의 Output이 다음 단계의 Flip-Flop의 Clock Signal이 되어 구동되는 장치이다. 이와는 반대로 Synchronous는 공통된 Clock Signal을 갖게 되어, 모든 Flip-Flop이 한 번에 transition한다.

- Asynchronous Counter
Synchronous에 비해 구성이 단순하지만, 최종 Output이 나올 때 까지 Delay가 크고 출력이 순차적으로 바뀌므로 이 방식의 Output을 이용하는 다른 Device에 Glitch가 발생하기 쉽다.

참고 자료

없음