4비트 전가산기 감산기 설계

*현*

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최초 등록일: 2010.09.09
최종 저작일: 2010.03; 22페이지/ MS 파워포인트; 가격 2,000원

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논리회로설계 실험 중, vhdl을 이용한 4비트 전가산기 감산기 설계로써

이론, 실험결과, 토의 및 소스코드를 모두 포함하고 있음.

A+ 받은 자료입니다.

본문내용

1장. 설계(실험) 배경 및 목표
VHDL 을 이용한 4bit 전가산기 설계
- 설계방법 : Behavioral Modeling
- 시뮬레이션 방법 : Test bench waveform 이용

2의 보수를 이용한 4bit 감산기 설계.
- 설계방법 : Behavioral Modeling
- 시뮬레이션 방법 : Test Bench Waveform 이용

2장. 관련 기술 및 이론
전가산기(FULL ADDER)

- 1비트의 2진수를 3개 더하는 논리회로
- 3개의 입력과 출력으로 구성
( 입력 : x, y, ci(carry in)
출력 : s(sum), co(carry) )
- s = x xor y xor ci- c = (x and y)
or (x and ci)
or (y and ci)

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