결과보고서 // 7.2의보수와 4비트 가감산기 8.플립플롭과 시프트레지스터

소개글

직접쓴 결과보고서 스캔한파일입니다 2주 분량을 한파일에 모아놓았습니다.

목차

2의보수와 4비트 가감산기

플립플롭과 시프트레지스터

본문내용

결론 및 고찰
이번 실험에서는 저번실험에서 구현했던 3bit 전가산기에서 더 나아가 감산까지 가능하도록 설계하는것이 목적이었다.
우리조는 이번실험에서 너무 급하게 진행하느라 가산기를 1bit씩 테스트해보지 않고 한꺼번에 구성했던탓에 어누부분에선가 잘못 연결된 부분이 있었는지 결국 실험을 통해 결과를 확인해 볼 수가 없었다.
이론적으로 생각해보았을 때, 감산을 하는 원리는 2진수의 입력을 보수화시켜 가산의 형태로 계산함을 알 수 있었고, 연산하는 두수의 부호가 같고 최상위 2비트 캐리가 다를 때 발생하는 overflow에 대해서도 이해하였다.
직접 브레드보드에 설계한 회로를 통해서 결과를 확인해 볼 수 없었던 점이 아쉽다.

참고 자료

없음