자판기 설계(상태도,상태표,카노맵,회로도,VHDL설계)

소개글

이번 디지털 공학 설계에서 저희 조가 만든 자판기 설계입니다.
자판기의 처음 부터 끝가지 다 있다고 생각합니다.
저는 이 설계로 디지털공학설계를 A+맞았습니다.
처음부터 회로도 VHDL까지 다 있습니다.
(압축 파일안에 회로도 설계까지 다있습니다. 로직웍스로 실행되는 회로입니다.)

목차

1. 일정표
2. 개발 배경 및 필요성
3. 개발 내용 및 방법
4. 상태표 및 상태도
5. 카노맵
6. 회로도(로직웍스로 구현)
7. VHDL 구현

본문내용

library BITLIB; // 라이브러리 BITLIB
use BITLIB.bit_pack.all; // BITLIB에 bit.pack를 사용한다
entity machine is // 모듈의 이름을machine으로 만듬
port(X1,X2,X3,X4,X5,CLK:in bit; // 입력신호
Z1,Z2,Z3,Z4,Z5,Z6,Z1N,Z2N,Z3N:out bit); // 출력신호
end machine; // 모듈 machin e의 entity선언 마침

architecture Structure of machine is //모듈 machine 내부적인 연산설계 구조를 선언
signal A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,A16,A17,A18,A19,A20,A21,A22,A23,A24, //입력과 출력신호 사이 신호들 선언
A25,A26,A27,A28,A29,A30,A31,A32,A33,A34,A35:bit;
signal Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10:bit;
signal A5N,A6N,X5N,Q1N,Q2N,Q3N,Q4N,Q5N,Q6N,Q7N,Q8N,Q9N,Q10N:bit;
signal V:bit:=`1`; //여기서 +5V로 사용, 신호V를 1로 Set
begin // 내부적인 연산 시작
FF1:DFF port map(X1,CLK,Q1,Q1N);
FF2:DFF port map(Q1,CLK,Q2,Q2N);

참고 자료

단발펄스 만드는거... 저자 : doomngloom http://kin.naver.com/qna/detail.nhn?d1id=11&dirId=1118&docId=56528281&qb=64uo67Cc7Y6E7Iqk&enc=utf8&section=kin&rank=1&search_sort=0&spq=0&pid=gXKWpc5Y7t0ssts1b5sssc--003809&sid=TuMaUYj24k4AAEXUFB4
저자 : Charles H. Roth, Jr.· Larry L. Kinney 지음 책제목 : 논리설계기초 공급처 : 한티미디어 발행일 : 2009년 9월 1일 인용 쪽 : p.609

압축파일 내 파일목록

machin.vhd
자판기 레포트 월드.pptx
자판기 회로도.cct