"VHDL 시뮬레이션" 검색결과 1-20 / 335건

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  [VHDL] Combinational logic design with 8to1 MUX & 4to16 Decoder, 코드 및 시뮬레이션 분석

  세 번째 실습은 함수 F(A,B,C,D) = ∑m(0,2,3,8,10,11,12,14,15)를 이해하고 이를 VHDL로 알고리즘을 짜 8 to 1 MUX를 이용한 회로와 4 to 16 ... 4 to 16 VHDL Decoder의 코드는 다음과 같다. Input 은 4비트짜리 logic vector w이고 실습 조건에 따라 En도 input으로 추가하였다.

  리포트 | 28페이지 | 4,000원 | 등록일 2020.10.08 | 수정일 2021.10.18

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  VHDL 카운터 설계 및 시뮬레이션

  카운터 설계 밑 시뮬레이션VHDL 3차 REPORT목차Ⅰ. 실습목적Ⅱ. ... 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst 의 값이 0일 때 Cnt의 ... 코드를 짜보고 쿼터스를 통해 시물레이션 돌린 뒤 실습보드에 다운 받아 그 결과를 확인한다.또한, VHDL의 문법 반복문 process문과 if문을 이해한다.Ⅱ.

  리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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  VHDL DFF소스,시뮬레이션,설명

  DFF with Asynchronous RESET VHDLcontentsDFF source - d, rst , clk 은 1bit 입력 - q 는 1bit 출력 DFF 은 rst , clk 의 값은 출력 q 에 영향을 미친다 . - process 사용DFF source..

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL updowncounter소스,시뮬레이션,설명

  3 BIT_UPDOWN COUNTER WITH SYNCHRONUS RESET VHDLcontents1bit_dff Source In put : clk , reset, d Out put : q IF SYNCHRONUS RESET 은 clock 의 positive edge..

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL 디지털 시계(소스,시뮬레이션,설명)

  d gital clock 2vIndex Clk_div Dclk_2v Bcd_seg dclk waveformclok div Generic 을 이용하여 n 을 99 로 정의한다 입력 : clkin 출력 : clkout Clkin 에 의해서 clkout 값이 영향 받음 Cl..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL 4bit-fulladder소스,시뮬레이션,설명

  4- BIT FULL ADDER VHDLcontents1bit-Fulladder source 1bit_fulladder Design name = fadder x, y,z = input s, c = out put s = x ⊕ y ⊕ z c = xy + yz + xz4b..

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL 디지털시계 최종보고서 시뮬레이션(소스 포함)

  VHDL- 디지털 시계-Term PROJECT5조200##### ###※ 목차 ※1. 작품 선정동기 및 개발 목적/목표2. 개발내용- 소스코드- 시뮬레이션1. ... 그래서 1학기때 많이 보고 경험했던 디지털시계로 의견이 모아졌습니다.이미 한 번 쯤은 경험해 보았지만 처음으로 배운 VHDL에서 간단한 칩으로만 만들었던 회로를 VHDL 방식으로 변환시켜 ... 다만 VHDL을 배우고, 상품을 만듬으로 해서 저희 조원이 저희의 머리로써 저희가 수업에 배운 것을 어느 정도를 해낼 수 있는지에 대해서 도전을 해보고 싶었습니다.

  리포트 | 15페이지 | 1,500원 | 등록일 2013.01.26 | 수정일 2023.03.08

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  VHDL을 이용한 IR리모컨 구현및 시뮬레이션과 데모

  VHDL Code 및 Simulation가. Core나. Input, Output다. Top Block2. DemoⅣ. 결론Ⅴ. 참고문헌Ⅰ. ... 설계최종보고서IR remote-con Transceiver최아랑 전자공학과 20721767( Choi Ah Rang 20721767 )요 약IR 리모컨 송신부의 동작 원리를 이해하고 VHDL ... 우리가 제작할 리모컨은 TC9012로써 삼성전자 TV 제품에서 사용되는 포맷 형식이다.이 포맷 형식을 이해하고 최종적인 목표는 VHDL코드로 이 포맷형식을 구현하고 키트에 프로그래밍

  리포트 | 11페이지 | 4,000원 | 등록일 2010.12.27

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  VHDL을 이용한 7-Segement Top 코드 및 시뮬레이션

  VHDL실습 4주차 레포트7-segement 최종 Top담당교수 :담당조교 :전자공학과세그먼트 표시 장치는 7개의 선분(획)으로 구성되어 있으며, 위와 아래에 사각형 모양으로 두 개의 ... 01xxx1111001000000 001xx1101101000000 0001x0110000000000 000011111110000000 00000Dont' care▶소스코드 및 시뮬레이션

  리포트 | 8페이지 | 2,000원 | 등록일 2010.12.27

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  vhdl 소스 16bit adder 시뮬레이션_이상없음

  full adder 를 이용한 16bit adder 입니다 full adder

  리포트 | 1,000원 | 등록일 2009.12.09

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  [토끼] VHDL로 구현한 4 state 구현, Altera 보드로 LED2 상태로 시뮬레이션 및 확인

  과제: 1) Model Sim에서 Simulation2) Synplify (RTL view)아래 그림의 상태도와 Block diagram을 참고하여 VHDL로 구현 및 합성< 과제를

  리포트 | 16페이지 | 3,000원 | 등록일 2013.01.17 | 수정일 2020.07.13

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  [토끼] 응용논리_4× 1 MUX를 4가지 구문을 이용하여 VHDL로 설계, 시뮬레이션, 합성 과제 ( IF 문, CASE 문, When~else 문, With~select

  과제: 4× 1 MUX를 다음의 4가지 구문을 이용하여 VHDL로 설계 하고 시뮬레이션, 합성 하여라. ( IF 문, CASE 문, When~else 문, With~select문 ... VHDL을 처음인지라 컴파일 에러를 잡아내는 데에만 3시간이 걸렸다. 하지만 덕분에 문법의 틀을 확실하게 기억 할 수 있었다. ... 수를 집어넣고 시뮬레이션을 돌리기로 하였다.

  리포트 | 17페이지 | 3,000원 | 등록일 2013.01.14 | 수정일 2020.07.13

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  [전자공학] Modelsim & Synplify & ISE를 이용한 VHDL 시뮬레이션

  Function 시뮬레이션1. 합성 및 시뮬레이션 할 VHDL 코드를 작성한다.2. test_vector를 작성한다. ... Function 시뮬레이션저장해 놓은 VHDL 코드를 하위 모듈부터 컴파일을 시킴니다. ... ..PAGE:1Modelsim & Synplify & ISE를 이용한VHDL 합성 및 시뮬레이션2003. 11. 24Digital Communication I이 상 철my-skan@

  리포트 | 39페이지 | 1,000원 | 등록일 2003.11.25

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  1. 동기식 clear, load를 갖는 양방향 카운터를 VHDL로 설계 시뮬레이션한 후 파형을 관찰

  동기식 clear, load를 갖는 양방향 카운터(0~255)를 VHDL로 설계해서 시뮬레이션한 후 파형을 관찰하시오.(variable과 integer사용)2.

  리포트 | 2페이지 | 1,000원 | 등록일 2007.05.14

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  [디지탈공학] Max+, Synpli, Modelsim을 이용한 VHDL 시뮬레이션

  선택된Signal 창에서 View -> Selected in Region을수행 다양한형태의Signal 선택이가능함Simulation Engine을사용하기위하여Test Bench VHDL

  리포트 | 18페이지 | 1,500원 | 등록일 2002.12.16

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  A+학점인증 디지털시스템설계 과제2 보고서 Combinational Logics(코드, 설명 포함)

  목표 - 주어진 논리 회로에 대해 VHDL프로그램을 이용하여 설계하고 test bench를 이용하여 시뮬레이션을 하여 결과를 확인할 수 있다.1. ... Write a VHDL program of 74X381.2. ... Write a structural VHDL program of the blackbox.4.

  리포트 | 8페이지 | 3,000원 | 등록일 2021.04.07

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  A+학점인증 디지털시스템설계 과제1 보고서 Structural and Behavioral Designs(코드, 설명 포함)

  시뮬레이션을 하여 결과를 확인할 수 있다. ... 목표 - 아래에 주어진 논리 회로에 대해 VHDL프로그램을 이용하여 Structural program형식과 Behavioral program형식을 설계하고 test bench를 이용하여 ... 위의 시뮬레이션 결과로 처음에 Truth Table을 통해 예상했던 출력 값이 나옴을 확인 할 수 있었다.

  리포트 | 7페이지 | 3,000원 | 등록일 2021.04.07

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  9장 VHDL 설계 툴 사용법 예비

  Xilinx ISE Design Suite의 컴파일러와 시뮬레이터를 이용하여 VHDL로 설계한 회로에 대한시뮬레이션 방법을 익힌다.라. ... Console에 successfully뜨면 그 밑의 Simulate Behavioral model을 선택하여 시뮬레이션을 확인한다.(5) 시뮬레이션을 통해 delay와 결과가 맞는지 ... Console에 successfully뜨면 그 밑의 Simulate Behavioral model을 선택하여 시뮬레이션을 확인한다.(5) 시뮬레이션을 통해 delay와 결과가 맞는지

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL-1-가산기,감산기

  시뮬레이션 결과 및 설명SchematicVHDLX는 50ns 간격으로, Y는 100ns 간격으로, Cin은 200ns 간격으로 설정했다.I) 0~50ns -> X=0, Y=0, Cin ... 시뮬레이션 결과 및 설명SchematicVHDLX는 50ns 간격으로, Y는 100ns 간격으로, Bin은 200ns 간격으로 설정했다.I) 0~50ns -> X=0, Y=0, Bin ... AND 게이트에 각각 넣어서 출력 Sum, Carry를 구한다.입력출력XYXOR(inst)000011101110입력출력XYAND(inst1)0000101001112.1 소스코드 설명(VHDL

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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  패리티검사기 설계 결과보고서

  결과보고서학과전자공학과학년3학번성명※패리티 검사기 설계1.짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 VHDL로 ... 시뮬레이션 입력을 패리티 발생기에서 만든 8비트로 했을 때의 결과를 표에 넣고 시뮬레이션 결과를 나타내라.입력 데이터결과시뮬레이션 결과00*************110110100100111111110고찰이번 ... 설계된 패리티 검사기를 컴파일하고 시뮬레이션하라.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

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