FPGA 디지털 시스템 설계 : 4bit Shift Register 설계 및 Gated D Latch, D F/F, Reset D F/F, JK F/F 분석
- 최초 등록일
- 2012.06.18
- 최종 저작일
- 2011.10
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소개글
Modelsim 프로그램의 verilog HDL 언어로
D Flip flop을 이용하여 4bit shift register를 설계하고
D latch, D flip flop, JK flip flop을 분석한다.
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목차
1. Gated D Latch
2. D Flip-lop (Rising edge)
3. Synchronous Reset D Flip-lop (Rising edge)
4. JK Flip-flop (Rising edge)
5. 4bit Shift Register 모듈 설계
6. 4bit shift Register 파형 분석
7. 고찰
본문내용
Testbench 파형의 출력 값들은 입력 값이 존재해야 나타난다. 따라서 Latch의 경우 G=1이 되기 전, F/F의 경우 edge가 나타나기 전까지 출력은 불분명한 값을 나타내기 때문에 X로 나타나며, 1과 0의 중간에 위치한 파형을 나타낸다.
4bit Shift Register에서 신호를 출력시킬 때 Nonblocking을 사용하였다. Nonblocking은 코드의 작성 순서에 따른 진행과는 달리, 코드의 내용을 동시에 실행시키게 되어 q1<=d, q2<=q1, q3<=q2, q<=q3을 동시에 수행한다. 그렇기 때문에 Rising edge가 발생하면 출력 포트 q1, q2, q3, q는 d, d, d, d가 아닌 d, q1, q2, q3을 가지게 되므로 F/F마다 파형이 지연되는 것처럼 나타난다.
8. 4bit Shift Register의 Verilog code
//4shiftreg.v
module shift_reg_4bit(q, qbar, d, clk);
input d, clk;
output q, qbar;
reg q;
wire qbar;
reg q1, q2, q3; //모듈 내부에서만 사용
assign qbar = ~q;
always@(posedge clk) //Rising edge triggered
begin
q1 <= d; //Nonblocking으로 작성하여 동시에 진행되도록 함
참고 자료
없음
