9조 pre 8주 p-mos(CMOS Inverter)

목차

Ⅰ. 초록 (실험목적)

Ⅱ. 배경이론

Ⅲ. SIMULATION RESULT & ANALYSIS
1. C-MOS Inverter 구현
2. N-MOS Bias Circuit 구현 및 ID 계산

Ⅳ. RC CIRCUIT-LAB

본문내용

I. 초록 (실험목적)
이번 주에는 mainstream 기술 중에 하나인 C-MOS Inverter와 N-MOS Bias Circuit에 대해서 실험해 볼 것이다. C-MOS Inverter실험에서는 VGS와 Vt의 높고 낮은 관계를 이용해서, P-MOS, N-MOS를 각각 ON&OFF 시킬 수 있을 것이다. 그리고 이러한 사실을 이용해서 Inverter를 구현 해낼 수 있을 것이다. 그리고 N-MOS Bias실험 에서는 전 실험을 통해서 구할 수 있었던, V_TH, β_N를 이용해서 Gate Voltage에 따른 ID를 구해낼 수 있을 것이다.

II. 배경이론
MOSFET는 Gate의 전압을 조절함으로써 Drain과 Source사이에 흐르는 전류를 조절하게 되며, Gate 밑에는 절연체인 산화막이 있으므로 Gate에 전압을 인가하여도 Gate 전류는 흐르지 않게 된다. MOSFET의 기호는 아래 그림과 같다.

Source와 drain 이 P형 반도체 이고 표면이 N형 반도체일 경우 이 MOS 트랜지스터는
P 채널 MOSFET 또는 PMOS라 불리며,
Source와 drain 이 N형 반도체 이고 표면이 P형 반도체일 경우 이 MOS 트랜지스터는
N 채널 MOSFET 또는 NMOS라 불린다
MOS 트랜지스터는 디지털 회로에 광범위하게 쓰이는데 스위칭 기능이 매우 뛰어 나기 때문이다. 이는 산화막에 의해 채널로부터 절연되어 있기 때문에gate단에는 전류 소모가 없고 채널의 전도성은 gate에 전압 변화에 따라 작동되기 때문이다. 예를 들어 NMOS의 경우 주 반송자는 자유전자이므로 gate에 (+)를 인가하면 표면에서 채널 쪽으로 좀 더 많은 전자를 잡으려 하기 때문에 채널 영역은 전도성이 커지게 된다.
만일 gate 에 충분한 (+)가 인가되는 동안 NMOS의 source부분에 drain보다 더 큰 (-)가 인가되면 전류는 통과하게 된다. Gate에 (+)를 인가하는 것을 멈추게 되면 채널의 전도성은 확 줄어 버리게 되어 자유전자의 흐름을 방해하게 된다.

참고 자료

없음