VHDL실습 상태머신 설계

소개글

VHDL및 실습 수업과제로 상태머신을 설계하여 동작을 확인한다.

목차

1. 서론
(1) state machine
(2) BCD Counter
(3) Gray Code Counter
(4) Dual Counter
(5) Stepping Motor
(6) ADC제어기
(7) ADC Model

2. 실습내용
(1) BCD Counter
(2) Gray Code Counter
(3) Dual Counter
(4) Stepping Motor
(5) ADC제어기
(6) ADC Model

3. 파형

4. RTL뷰어

본문내용

(1) state machine
• state machine은 동작순서를 결정하는 시스템으로써 rising edge나 falling edge등 클락에 의해 넘어간다. 상태천이 조건에 의해 상태가 천이되기도 한다.

(2) BCD Counter
카운터를 이용하는 것이 아닌 상태머신을 이용하여 10진 카운터를 설계한다.

(3) Gray Code Counter
8진 카운터로써 비트열중 하나씩만 변화한다.

(4) Dual Counter
앞의 카운터들과는 다르게 상태천이에 조건이 걸린다.
최초의 상태는 IDLE로 스위치의 입력을 기다린다.
sw_a가 high 즉, 1이 되면 STATE_A가되고 10진 카운터로 동작한다.
sw_b가 1이 되면 STATE_B가 되고 16진 카운터로 동작한다.

(5) Stepping Motor
Dual counter와 마찬가지로 상태천이에 조건이 걸린다. dir=1이면 S0->S1->S2->S2->S0 순으로, 시계방향으로 돌아가고 dir=0이면 S3->S2->S1->S0->S3 순으로, 반시계방향으로 돌아간다.

(6) ADC제어기
왼쪽그림은 오른쪽 그림과 같이 ADC제어기를 설계하기 위한 것이다.
ADC는 IDLE상태에서 trigger를 기다린다. 마이컴에서 FPGA로 trigger신호를 보내면 FPGA에서는 대기하고 있다가 trigger가 들어오면 sc신호를 전송한다.
그러면 ADC는 샘플링을 시작한다. 샘플링 후 ADC는 dr신호를 제어기로 전송하고 dr신호를 받은 제어기는 출력 Enable 신호를 ADC로 보내 ADC가 Data를 마이컴으로 전송하도록 제어한다.

(7) ADC Model
ADC제어기의 시뮬레이션을 위한 모델이다.

참고 자료

없음