Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

소개글

1.목적
BCD 입력에 대한 9의 보수 생성기 및 7-segment driver를 구현을 통하여 조합 논리회로를 설계 과정을 실습한다.

실험3 예비보고서
① BCD 입력에 대한 9의 보수 생성기의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.
② 작성된 진리표를 바탕으로 BCD 입력에 대한 9의 보수 생성기를 Schematic 혹은 Verilog를 이용하여 설계하고 simulation을 통하여 동작을 확인하시오.
③ BCD 입력에 대한 9의 보수 생성기의 logic diagram을 완성하시오.
④ BCD-to-7-segment decoder의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.
⑤ 작성된 진리표를 바탕으로 BCD-to-7-segment decoder를Schematic 혹은 Verilog를 이용하여 설계하고 simulation을 통하여 동작을 확인하시오.
⑥ BCD-to-7-segment decoder의 logic diagram을 완성하시오.

실험3 결과보고서
․설계된 회로의 동작 및 설계 방법에 대하여 검토하고 토의 사항을 기술하시오.

목차

1) BCD 입력에 대한 9의 보수 생성기
 예비보고서에 작성된 logic diagram에 따라 TTL IC를 사용하여 BCD 입력에 대한 9의 보수 생성기 회로를 구현한다.
 Switch를 통하여 simulation에서 사용한 입력 data를 입력한 후, 회로의 결과와 simulation의 결과를 비교하시오.

2) BCD-to-7-segment decoder 설계
 예비보고서에 작성된 logic diagram에 따라 TTL IC를 사용하여 CD-to-7-segment decoder 회로를 구현한다.
 Switch를 통하여 simulation에서 사용한 입력 data를 입력한 후, 회로의 결과와 simulation의 결과를 비교하시오.

3) 실험1)과 2)에서 설계된 회로를 연결하여 BCD 입력에 대한 9의 보수가 7-segment LED로 표시되도록 한다.

본문내용

① BCD 입력에 대한 9의 보수 생성기의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.
A. 입력: 4 자리 BCD code
B. 출력:
i. 입력에 대한 9의 보수의 BCD code
ii. 입력 code가 유효하지 않은 BCD code인 경우에는 1111을 출력하고, Error 신호의 값을 1로 출력한다. (즉 유효한 BCD code에 대해서는 0을 출력)
C. 동작: 입력된 BCD 값이 유효한 값이면 이 값에 대한 9의 보수를 출력하고 Error 신호의 값을 0으로 출력한다. 만약 입력값이 유효한 BCD 값이 아니면 Error 신호를 1로 출력한다.

② 작성된 진리표를 바탕으로 BCD 입력에 대한 9의 보수 생성기를 Schematic 혹은 Verilog를 이용하여 설계하고 simulation을 통하여 동작을 확인하시오.
-> 1번에 나온 진리표을 이용하여 카노맵을 그려 schematic으로 보수생성기를 설계했다. BCD code값에 유효하지 않아서 output에 모두 1로 출력된 부분은 카노맵을 그려서 설계할 때 생략하고, error를 출력하는 output은 게이트를 사용해 따로 그려 주었다.(지금 생각하면 왜 그랬는지 모르겠다.) schematic으로 설계한 것을 waveform으로 시뮬레이션한 결과 1번 진리표와 똑같이 출력된 것을 알 수있다.

참고 자료

없음