"nor gate" 검색결과 181-200 / 853건

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  sr latch,D,T flip-flop 예비레포트

  래치는 레벨 동작(enable)의해 회로가 동작하는 타입, 플립플롭은 클록 엣지(CLK)에 의해 동작하는 타입이다.SR NOR 래치는 가장 단순한 순차회로이다. ... FPGA(Field Programmable Gate Array)란 프로그래밍이 가능한 비메모리 반도체의 일종이다.주로 항공, 우주, 방산 등의 특수한 영역이나 특정 전자 제품을 생산하기

  리포트 | 5페이지 | 1,000원 | 등록일 2022.08.21

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  JK flip flops 실험보고서

  NOR gate(7402)로 RS latch를 그림 1과 같이 회로를 완성한다. ... JK FF의 진리표 (2)multisim_JK flip-flops_IC 7476 gate2.2.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.04.06

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  서울시립대학교 전전설2 5주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  이 신호가 존재하는 래치를 게이트-래치(gated latch)이라고 한다.E 신호가 없을 경우 입력의 상태가 바로 반영된다.간단한 set-reset 래치- SR NOR 래치SR 래치는 ... 따라서 게이트가 켜짐(active)되어야 입력이 출력에 반영된다.- SR NOR 래치- 게이트 D 래치D 래치는 입력을 1개로 하여 SR래치의 금지된 동작이 입력되지 않도록 구현된 ... primitive를 활용한 코드4:2 Encoder by gate primitiveTest benchSimulation 결과Pin 연결(3) ] : Button SW4출력 : Y[

  리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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  디지털 논리회로 실험 7주차 JK-FlipFlop 결과보고서

  Pulse transition detector에서 CLK에 1이라는 신호를 주고 있다가 0의 신호를 주면 다음 nor 게이트의 2번째 input은 0이 들어가지만 1번째 input은 ... [그림 4] [그림 5]Pulse transition detector에서 CLK에 1이라는 신호를 주고 있다가 0의 신호를 주면 다음 nor 게이트의 2번째 input은 0이 들어가지만 ... Pulse transition detector가 제대로 작동하지않는다면 NOT gate를 늘려가며 실험한다.

  리포트 | 11페이지 | 2,000원 | 등록일 2021.04.22

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  기초전자회로실험1 5주차 결렙 드모르간정리와 편리한입출력

  0 1 1 0 0 0 0 0 0 1 0 0 1 1 +5 1 1 +5 1 0 1 0 0 0 0 0 0 1 1 0 1 1 +5 1 1 +5 1 1 1 0 0 0 0 0 0NAND 와 NOR ... 3 개 이하 , AND GATE 2 개 이하 , OR GATE 2 개 이하 AB + A’B + C’ = ( A + A’ ) B + C’ = B + C’ A B C AB + A’B ... GATE 만을 사용하여 A · B = ( A’ + B’ )’ 구성 A B A · B ( A’ + B’ )’ 계산 Pspice 실험 계산 Pspice 실험 0 0 0 0 0 0 0

  리포트 | 3페이지 | 1,000원 | 등록일 2020.10.07 | 수정일 2020.10.12

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  7. 논리함수와 게이트 결과보고서 [2021년도 아날로그 및 디지털 회로 설계 실습 A+ 자료]

  AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 진리표와 등가회로를 작성하고 두 입력의 모든 경우에 대해 출력 전압의 값을 측정한다.코로나로 인해 강의영상을 ... 위의 파형을 보면 CH1, CH2의 길이가 차이나지 않는 걸로 보아 딜레이가 없다고 할 수 있다.옆 실험자와 시간 딜레이가 다르다면 직렬로 연결한 gate들의 개수의 차이로 시간 딜레이가

  리포트 | 5페이지 | 1,000원 | 등록일 2022.09.07

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  11. 카운터 설계 예비보고서 - [아날로그및디지털회로설계실습 A+ 인증]

  실습 준비실습 준비물부품JK Flip Flop 74HC73NAND gate 74HC00NOR gate 74HC02AND gate 74HC08OR gate 74HC32LED BL-R2131H ... 비동기 카운터 회로의 경우 동기 카운터 회로보다 사용되는 gate 수가 적다는 장점이 있지만 delay 에 의한 오류가 발생할 수 있다. ... 반면 동기 카운터 회로는 앞의 JK Flip Flop 의 출력에 따라 J, K 의 값을 조정할 때 필요한 AND gate 가 비동기 카운터에 비해.

  리포트 | 12페이지 | 1,000원 | 등록일 2022.11.16 | 수정일 2023.01.03

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  서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

  실험 1)에서 설계한 3-bit arithmetic comparator의 경우 세 출력 AeqB, AgtB, AltB 중 2가지만 설계하면 나머지 하나는 NOR 연산을 통해 손쉽게 ... 이때, 2개의 AND gate와 1개 의 OR gate를 NAND gate로 대체하였다. 시뮬레이션 결과는 [그림 5]와 같다. ... NAND gate의 트랜지스터 개수가 AND gate, OR gate의 트랜지스터 개수보다 적으므로 고집적 회로 설계시 이러한 방법을 통해 비용을 대폭 절감할 수 있다.실험 3)에서는

  리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  플래시 메모리, 프로그래머블 논리장치(PLD) ,SRAM ,DRAM , MROM , EPROM , PROM , FRAM , PRAM , MRAM , 메모리 조사 대체과제 만점 , 논문까지 참고 및 없는 내용 없음 사기적

  당시 인텔은 이 발명의 엄청난 잠재력을 보고 1988년 최초의 상업용 NOR 타입 플래시 메모리를 소개하였다.동작원리 : 플래시 메모리는 비트 정보를 저장하는 셀이라 부르는 플로팅 ... 새로운 층이 하나가 추가 되었으며 이러한 floating gate는 중간에 떠있는(floating) Gate라고 할 수 있다. floating gate에 전자를 집어 넣어 전원 공급이 ... 게이트 트랜지스터(floating gate transistors)로 구성된 배열 안에 정보를 저장하며, DRAM이나 SRAM의 경우에는 1개의 cell에 1비트의 정보를 저장했다면

  리포트 | 19페이지 | 3,300원 | 등록일 2021.08.30

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  시립대 전전설2 Velilog 결과리포트 6주차

  진리표SETRESETOUTPUT00변화없음01Q = 1 / Q’ = 010Q = 0 / Q’ = 111알수없는 값(2) NOR Gate를 이용한 LATCH회로 구성에서 NOR게이트를 ... 배경 이론(1) NAND Gate를 이용한 LATCH2개의 NAND게이트로 구성된 래치로써 Reset값에 따라 Q가 결정된다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  12. Stopwatch 설계 예비보고서 - [아날로그및디지털회로설계실습 A+ 인증]

  실습 준비실습 준비물부품Inverter 74HC04NAND gate 74HC00NOR gate 74HC02AND gate 74HC08OR gate 74HC327-SegmentBCD ... 이러한 동작을 위해 ‘SECOND_2 에 연결된 74HC192의 출력 QB, QC 단자’ 에 AND gate 를 연결하여 그 출력을 ‘SECOND_2 에 연결된 74HC192 의 CLR

  리포트 | 11페이지 | 1,000원 | 등록일 2022.11.16 | 수정일 2023.01.03

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  8. 래치와 플립플롭 결과보고서 [2021년도 아날로그 및 디지털 회로 설계 실습 A+ 자료]

  수치를 포함하여 요약한다.본 설계실습에서는 NAND gate를 이용한 래치와 엣지 플립플롭의 회로를 구성하여 여러 종류에 대한 기능의 차이를 알아보고 동작조건을 확인하였다. ... 따라서 실제 RS래치의 상태도를 그리면 S=1, R=1인 경우 두가지를 빼주면 된다.NAND로 구성된 RS래치는 NOR로 구성된 것과 달리 입력이 (1,1)인 경우 출력이 유지가 된다.S

  리포트 | 5페이지 | 1,000원 | 등록일 2022.09.07

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  논리회로 족보

  s) ; 즉, 1100은 0100의 보수.d) 십진수 105를 BCD(이진수로 표현 된 십진수) code 12-bit로 표현하시오.0001 0000 0101e) Exclusive-NOR ... 생략.[2] (10점) 함수f(a, b, c)~~=~ Sum m (0, 1, 6, 7)를 SOP(곱의합)형으로 구하고, block diagram (gate 그림)을 그리시오. ... + aba'fb'ab[3] (10점) 함수f(a,b,c)~~=~ Sum m (0, 1, 6, 7)+Sumd(2, 3)를 POS(합의곱)형으로 구하고, block diagram (gate

  시험자료 | 4페이지 | 1,500원 | 등록일 2020.11.03

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  시스템자동화공학 중간고사대체레포트

  진리표로 나타내면 다음과 같습니다.ABCX*************1101000101011001110X = A’B’C’ = (A+B+C)’ 이므로 X는 A, B, C 3-Input NOR ... Gate의 출력입니다. ... 갖는 OR Gate 한 개가 필요합니다.

  리포트 | 31페이지 | 1,500원 | 등록일 2021.03.08

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  건국대학교 전기전자기초실험2 트랜지스터1 레포트

  보다 빠른 전환 속도를 제공전원 요소를 방해하지 않으므로 전원이 로드되지 않도록 하는데 유용하다.듀얼 게이트 MOSFET (Dual Gate MOSFET) : 직렬로 2개의 MOSFET ... (트랜지스터 2N2222)그림 1-1 NOT 게이트 회로그림 1-2 OR 게이트 회로그림 1-3 NOR 게이트 회로그림 1-4 AND 게이트 회로그림 1-5 NAND 게이트 회로그림 ... 1-1부터 그림 1-5까지 LTspice로 구현한 회로의 사진을 각각 첨부한다.[1-1 NOT 게이트][1-2 OR 게이트][1-3 NOR 게이트][1-4 AND 게이트][1-5

  리포트 | 16페이지 | 7,000원 | 등록일 2024.09.13 | 수정일 2024.09.14

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  광운대학교 전기공학실험 실험6. 논리조합회로의 설계 결과레포트 [참고용]

  다만 gate cost가 증가하며, 이러한 행위는 비효율적임을 확인 할 수 있었다. ... 회로 구성시 Basic 게이트로 구성한 회로를NAND, NOR로 변환 표현하지 못한 점이 개선점이다. ... 회로 설계시 부울대수조작이 간편한 OR, AND게이트 등으로 회로를 구성했으나, 공학적으로 유리한 NAND, NOR게이트의 사용을 지양했다.

  리포트 | 9페이지 | 1,500원 | 등록일 2024.01.02

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  디지털 논리회로 실험 7주차 JK-FlipFlop 예비보고서

  들어가면 변화가 없어 직전의 값이 그대로 유지된다.bar { S}와bar{R}에 둘 다 0이 들어가면 Set 상태와 Reset 상태가 겹치므로 유효하지 않다.(2) [그림 2]와 같이 Gated ... .: SR NOR 래치(S-R Latch)는 가장 단순한 순차회로입니다. 여기서 S는 set을 의미하고 R은 reset을 의미합니다. ... SR NAND 래치(bar {S }- bar{R} Latch)는 SR NOR 래치와 원리는 같지만 입력이 inverting되어 있는 회로입니다.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.04.22

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  기초전자회로실험1 10주차 n-Bit 이진 가산기 예렙

  -XOR, AND, OR 게이트 또는 NAND/NOR 범용 게이트를 이용하여 반가산기와 전가산기를 구성할 수 있다 . - 반가산기 하나와 (N-1) 개의 전가산기를 이용하여 n-bit ... CARRY SUM CARRY 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 반가산기 1) 설계문제 XOR 와 AND 게이트의 조합 반가산기 2) 설계문제 NAND 또는 NOR ... 인코더 1) 설계문제 OR GATE 사용 8 to 3 인코더 설계D1 D2 D3 D4 D5 D6 D7 D8 PSPICE 값 실험값 A B C A B C 1 0 0 0 0 0 0 0

  리포트 | 8페이지 | 1,500원 | 등록일 2020.10.07 | 수정일 2022.03.28

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  컴퓨터구조 CPU설계_Quartus 설계_2024

  + D3T4 + D5T4 + D6T6Write = OE * /WE * /CS제어 신호는 active low로 들어가야 해서 최종적으로 제어 신호가 들어가기 전에 최종 출력단으로 nor ... 설계가 주목적이다.CONTROL LOGIC GATES에서 만든 제어 신호를 각 소자에 뿌려주는 것을 설계하면 된다.이번 설계에서는 3-state-buffer인 74244 8-bit ... 프로그램은 IR로 이동한다.IR 밑에 명령어 분석 회로 연결되어 있어 해석을 진행하는 것이 Decoding 과정이다.HW의 소자 구성은 정해져 있기 때문에 CONTROL LOGIC GATES

  리포트 | 17페이지 | 3,000원 | 등록일 2024.06.01

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  관련 이론-FPGAFPGA(field programmable gate array)란 설계가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. ... -Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.-1-bitFullAdder와

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

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