"VHDL 설계 실습" 검색결과 201-220 / 243건

• 

  PreLab> Usage of XilinxISE on Spartan-3 프리렙 스파르탄 3 보드에서 자일링스 사용법

  디지털 회로 설계, 그에 대한 시뮬레이션 및 에뮬레이션을 통해 프로그램을데 상당히 까다로울 수 있다. ... Device Properties 및 시뮬레이션 관련 사항 설정 창이 뜨게 된다.이때 자신이 원하는 실습 환경에 맞게 지정해준다. ... VHDL Source Code 작성하는 법VHDL은 언어이다. 즉 VHDL를 이용하기 위해서는 C언어처럼 coding 작업이 필요하다.

  리포트 | 18페이지 | 2,000원 | 등록일 2009.01.02

  다운로드 장바구니
• 

  [VHDL] 7_Segment를 이용한 타이머 및 다양한 동작 (설계)

  한 학기 동안 배운 VHDL을 충분히 복습하여본다.? 실습기간동안 배운 것 외의 기능을 사용하여본다.? ... 과제 개요이번 설계과제를 통해 구현 해본 것은 타이머입니다.실습시간에 배운 Switch, LED, 7_Segment 등을 이용하여 구현하였습니다. 0 ~ 9까지의키패드로 숫자를 입력받고 ... VHDL을 통해 7_Segment를 이용한 타이머 및 다양한 동작을 구현해본다.2.

  리포트 | 25페이지 | 1,500원 | 등록일 2010.12.14

  다운로드 장바구니
• 

  멀티플랙서 비교기 설계

  토의이번 VHDL실습은 멀티플렉서(MUX : multiplexer)와 4비트 비교기(4-bit comparator) 를 설계해 보는 실습이었다. ... 우선 멀티 플렉서는 설계는 바로 전 시간인 디코더 설계와 상당히 비슷한 부분이 많이 있어서 쉽게 실습할 수 있었다. ... 설계(실험) 배경 및 목표VHDL 을 이용한 멀티플렉서 설계 - 2x1 mux 또는 4x1 mux를 사용하여 8x1 mux를 구성한다. - 시뮬레이션 방법 : Test bench waveform

  리포트 | 25페이지 | 2,000원 | 등록일 2010.09.09

  다운로드 장바구니
• 

  VHDL을 이용한 Shift Register구현

  VHDL실습 4주차 레포트Shift Register담당교수 :담당조교 :전자공학과▶Shift Register? ... 여러종류에 플립플롭중 어떤 것을 사용하여도 무방하지만 우리는 D플립플롭을 사용하여 설계하기로 한다.?

  리포트 | 7페이지 | 2,000원 | 등록일 2010.12.27

  다운로드 장바구니
• 

  4비트 전가산기 감산기 설계

  토의 이번 설계 ( 실험 ) 은 지난 설계의 연장선으로 VHDL 을 이용하여 4 bit 전가산기와 2 의 보수를 이용한 감산기를 설계하는 실습이었다 . ... 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test bench waveform ... 엔티티와 아키텍처를 사용하여 모듈을 구성하는 연습은 많이 해보았지만 , 컴포넌트를 사용하여 구조적 VHDL 코드를 작성하는 방식은 처음이었기에 조금은 어려움이 있었다 .

  리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

  다운로드 장바구니
• 

  [디지털시스템] Project2 보고서 VHDL을 이용한 Digital Clock Mode Generator (소스포함)

  를 VHDL 로 설계해야 한다. 2.2 Describe how you do solve the problem. ... 1 Introduction 이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC Hardware Description ... Digital Clock Chip 에서 사용되는 MODE_GEN 을 설계하고자 한다.

  리포트 | 13페이지 | 3,500원 | 등록일 2008.07.07

  다운로드 장바구니
• 

  [디지털시스템] Project1 보고서 VHDL을 이용한 7-Segment LED 태스트 (소스포함)

  이번 실습에서는VHDL 코드를 가지고 이 7-Segment 를 쉽게 구동할 수 있는 Device Driver 를 설계하는것이다.Segment 의 특징7-Segment Display ... 1 Introduction이번 실습에서는 digital clock chip 에 있어 사용되는 7-segment driver 를 VHDL(VHSICHardware Description ... Language)로 설계한다.2 Problem Statement2.1 Describe what the problem is.7-Segment 란 LED 를 다음 그림과 같이 배열한

  리포트 | 12페이지 | 3,000원 | 등록일 2008.07.07

  다운로드 장바구니
• 

  멀티플렉서(MUX)와 비교기(Comparator)설계

  설계 배경 및 목표이번 7주차 실습은 멀티플렉서(Multiplexer)와 비교기(Comparator)를 설계하는 것이다. ... 먼저 8X1 MUX는 2X1 MUX VHDL파일을 만들어서 component, port map구문을 사용하여 8X1 MUX에 불러와서 설계하였다. component가 구조적으로 어떻게 ... MUX와 비교기의 정의와 작동 방식을 알고 실습에 임한다. 먼저 2X1 MUX나 4X1 MUX를 여러 개 이용하여 8X1 MUX를 구성한다.

  리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

  다운로드 장바구니
• 

  VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 사용법 Post lab)

  우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 또한 사전강의에서 배운 과정 하나하나를 빼놓지 않도록 실험하는 동안 주의를 기울여 실험을 하여야 하겠다.# 참고문헌- ISE를 이용한 VHDL 및 FPGA 실습, Xilinx ISE ... 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인

  리포트 | 8페이지 | 2,000원 | 등록일 2008.09.28

  다운로드 장바구니
• 

  VHDL-Pre lab - Mux and DeMUX

  이때 input 값이 output 값으로 나온다고 해서 실질적인 signal 요소를 혼돈 해서는 안된다.- describe its functional behaviors위의 논리설계를 ... Dataflow를 짜면서 알게 된 것인데, 지난 주에 실습했던 decoder의 code와 매우 흡사한 형태임을 알게 되었다- make a input/output pin assignment이번에도 ... 실험 목적MUX와 DEMUX에 대한 이해와 이를 이용한 다양한 VHDL coding에 대해 알아보도록 한다.

  리포트 | 13페이지 | 2,000원 | 등록일 2009.06.29

  다운로드 장바구니
• 

  FPGA를 이용한 신호등구현

  있어 필수적인 FPGA에 대한 동작과 응용 설계에 대한 실습과 VHDL(VHSIC Hardware Description Language)언어를 통한 Cording 실습 그리고 Test ... 실습 장비이다.? ... 그러므로 entity는 VHDL을 이용한 설계에 있어 가장 기본적인 설계 단위로 compone

  리포트 | 52페이지 | 1,500원 | 등록일 2007.08.08

  다운로드 장바구니
• 

  VHDL-Pre lab - Counters

  실제 실험에서 Spartan b/d 를 통해 실제 coding이 맞는지 확인해 봐야 한다.ISE를 이용한 VHDL 및 FPGA 실습 , 홍릉과학출판사, 김재철 ... 실험 목적Counter에 대해 이해하고 동기식과 비동기식의 Reset Counter 의 차이를 이해하고 설계한다.2. ... 나머지 동작은 기본적인 Counter의 동작과 같다.4-3> write VHDL codesClk 를 제외하고 코드를 짠 결과이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2009.06.29

  다운로드 장바구니
• 

  2011년도 건국대 입학사정관제 편입학 1차합격 자소서

  중, 고등학교 시절부터 사소한 일상까지 계획을 세우는 메모광인 꼼꼼한 성격 덕에 설계기초과목인 디지털 논리회로, VHDL과목에 자신감이 생겼고 SoC 및 ASIC 설계분야의 끝없는 ... 특히 VHDL과목에서 'DE2보드를 연계한 VGA control logic 설계' 프로젝트 중 디자인플로우 과정을 몸소 느껴가며 불철주야 노력해 모니터에 결과가 나왔을 때 조원들과 ... 실천만이 진정한 건국대학생으로 거듭날 수 있다는 생각으로 전자공학도의 기본적 자질인 객체지향 및 C 프로그래밍, 솔더링 능력을 더욱더 향상시키기 위해 전공수업 외 꾸준히 학습하고 실습할

  자기소개서 | 1페이지 | 3,000원 | 등록일 2011.02.10

  다운로드 장바구니
• 

  VHDL코드를 이용한 spartan-3 보드구현(spartan 보드 사용법)

  이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 즉, VHDL코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인 관점 시뮬레이션 ... 편집기(schematic editor)를 이용해 작은 블록을 설계하고 이것을 이용해 큰 블록을 설계하는 상향식 설계(bottom-up)를 했다.하지만 설계해야 할 회로의 규모가 커지고

  리포트 | 29페이지 | 3,000원 | 등록일 2008.06.01

  다운로드 장바구니
• 

  RS와D플립플롭실험(예비)

  CLK앞에 NOT 게이트를 부착하면 하강 에지에서 값을 출력으로 내보내는 D플립플롭 설계도 가능하다.- 참고문헌 : VHDL을 이용한 디지털 논리회로 설계(William Kleitz ... -참고문헌 : , 정보통신실습교재? ... 실험 설계 및 방법(1) 실험 1 : RS-FF의 실험그림 6-8과 같이 4개의 7400(2-입력) NAND게이트를 사용하여 RS-FF를구성하여, R, S의 각 입력조항에 따라 출력

  리포트 | 11페이지 | 2,000원 | 등록일 2012.10.11 | 수정일 2013.11.18

  다운로드 장바구니
• 

  4-bit 전가산기(Full Adder)설계와 2의 보수를 이용한 감산기 설계

  VHDL를 이용하여 지난 주에 실습한 전가산기(Full-Adder)를 토대로 4bit 전가산기와 2의 보수를 이용한 감산기를 설계하고 결과값 중 5쌍을 시뮬레이션하여 그 결과를 확인한다 ... 이번 실습을 통하여 복잡한 회로는 component를 이용하여 여러 개의 소스파일로 설계할 수 있음을 알게 되었다. ... 여태까지의 실습은 dataflow(자료흐름적)와 behavioral(동작적 접근)만을 이용하여 설계를 하였는데, 익숙하지 않은structure(구조적) 표현을 사용하여 시행착오가 많았던

  리포트 | 14페이지 | 1,500원 | 등록일 2010.06.24

  다운로드 장바구니
• 

  [공학기술]VHDL 연산자와 순차처리문

  VHDL 연산자와 순차처리문연산자순차처리문Process문If문차 례3.2.4 연산자(Operator) - 연산자의 종류와 우선순위 3.3 순차처리문 실습 3.3.1 process문 ... VHDL 설계를 process문이 없는 병행처리문으로 설계한 후 각 process문이 하나의 병행처리문으로 대치될 수 있음을 알아보자.3.3.1 process문VHDL 설계연산자순차처리문Process문If문차 ... 클럭의 하강에서 동작되는 D flip/flop을 설계하라.3.3.2 if문VHDL 설계■ 클럭의 상승 동작표현 if(clk'event and clk = '1') then wait until

  리포트 | 15페이지 | 3,000원 | 등록일 2007.08.03

  다운로드 장바구니
• 

  [임베디드]VHDL 기본 실습-순차처리문, 병행처리문, 구조적 표현

  SW : MAX-Plus II의 다운로드 및 설치③ 교재 : 디지털 시스템 설계를 위한 VHDL 기본과 활용2.4 VHDL 실습실습 2.4.1 : or, nand, xor 게이트의 ... 시뮬레이션 하여라.LATCH 블록도실습 2.4.2VHDL 프로그램실습 2.4.2시뮬레이션실습 2.5.3 : case문을 이용한 MUX 회로 설계① 아래의 회로는 등가 표현 MUX ... 2.4.1VHDL 프로그램실습 2.4.1시뮬레이션실습 2.4.2 if문을 이용한 Latch 설계① 아래의 그림은 Latch의 블록도이다.② 입력 제어신호 en이 ‘1’일 때, 입력

  리포트 | 13페이지 | 1,000원 | 등록일 2006.03.30

  다운로드 장바구니
• 

  [임베디드]VHDL 기본 실습-표현방식, 객체, 연산자

  실습을 위한 준비① Altera사의 VHDL 개발 SW : MAX-Plus II의 다운로드 및 설치② 교재 : 디지털 시스템 설계를 위한 VHDL 기본과 활용1.4 실 습 내 용실습 ... )작성자 : 조 학번 : 2000154002 이름 : 강동우1.1 실습 목적① VHDL의 기초 문법들을 배우고, VHDL을 이용한 디지털 논리회로의 기본적인 설계방식을 배운다.② VHDL의 ... 실습 1 : VHDL 기본 실습 I(표현방식, 객체, 연산자)■ 실습결과보고서실습일자 : 2006 년 3 월 14 일 화 요일실습제목 : VHDL 기본 실습 I(표현방식, 객체, 연산자

  리포트 | 14페이지 | 1,000원 | 등록일 2006.03.30

  다운로드 장바구니
• 

  VHDL코드를 이용한 spartan-3 보드 구현(spartan 보드 사용법)

  이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 즉, VHDL코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인 관점 시뮬레이션 ... 논평)실험 목적이번 실험에서는 Xilinx ISE 9.2i프로그램 설치 및 프로그램 조작법에 대한 능력을 기르는 것에 초점을 맞추고, Xilinx ISE 9.2i프로그램을 사용하여 VHDL을

  리포트 | 7페이지 | 2,000원 | 등록일 2008.06.01

  다운로드 장바구니