"디지털 집적회로설계" 검색결과 21-40 / 829건

• 

  성균관대학교 디지털집적회로설계 CAD 두번째 과제

  리포트 | 12페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

  다운로드 장바구니
• 

  성균관대학교 디지털집적회로설계 CAD 첫번째 과제

  1. (DC Simulation) Simulate the voltage transfer characteristic of CMOS inverter with varying (WpWn) ratio from 1 to 5. (Fix Wn = 1μm and sweep Wp fro..

  리포트 | 8페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

  다운로드 장바구니
• 

  성균관대학교 디지털집적회로설계 CAD 네번째 과제

  반면에 ②에서는 전체 회로를 연결하여 전달하는 동안의 delay를 측정하기 때문에 simulation으로 전체 회로에서 전달하는 동안 발생할 수 있는 delay에 대해 고려가 된 값이기

  리포트 | 28페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 4주차 인하대

  layout 하다 보면 실력이 더 향상 될 것으로 기대된다.디지털집적회로설계 실습 4주차 과제 ... 1인경우에만 출력으로 1이 출력되고 나머지 경우에는 모두 0이 출력된다.고찰이번 실습은 magic tool을 사용해 CMOS NAND GATE와 AND GATE의 Layout을 설계하는 ... 우선 CMOS 회로에서 load capacitor가 충전되고 방전되는 시간이 같아야 하므로 NMOS와 PMOS의 저항이 동일해야 한다. 이를 식으로 표현하면 다음과 같다.

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 2주차 인하대

  것처럼 간단한 방식이 아니라 각 소자들을 트렌지스터 단계에서 직접 텍스트로 작성하는 것이기 때문에 아직은 생소하게 느껴지지만 많은 연습을 수반한다면 금방 익숙해 질 수 있을 것 같다.디지털집적회로설계

  리포트 | 7페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 11주차 인하대

  이후 트랜지스터로 회로를 구현하는 부분은 위의 시뮬레이션 코드의 구현부와 동일하다. ... 한가지 추가로 알게된 것은 실제 회로를 구현하는 것처럼 작성한 layout을 통해 추출한 코드에도 capacitor가 존재한다는 것이다. ... 트랜지스터 레벨 회로를 살펴보면, 과제의 조건대로 mobility의 비율 를 만족하도록 transistor의 size를 구했을 때 에서 을 만족한다() 따라서 pull up network의

  리포트 | 10페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 9주차 인하대

  Transistor level에서 XOR gate를 설계하여 P/N ratio를 구해보면 일 때 2:1의 비율(=2)이 나온다. ... 20은 측정된 fulladder의 전류 전력이다.전력을 소모하는 element들이 없기 때문에 전력은 음수가 나오거나 매우 작은 값이 출력된다.고찰이번과제는 HSPICE로 단순 회로 ... Transistor level에서 NAND gate를 설계하여 P/N ratio를 구해보면 일 살펴보면 ina의 첫번째 rise에서 out이 처음으로 rising되고 ina의 첫번째

  리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 3주차 인하대

  아니어서 비교적 쉽게 진행할 수 있었고 tool을 다루고 단축키를 사용하고 좀 더 익숙해 지는 부분에 있어서는 더 많은 연습이 필요할 것 같다.디지털집적회로설계 실습 3주차 과제 ... 점은 없었고 간단하게 Layout 했다.다만 아직 약어나 단축키를 사용함에 있어서는 미숙한 부분이 많아서 실제로 실습을 진행할 때는 3번정도 다시 만들었다.크게 어렵거나 복잡한 회로가 ... 우선 이론강의에서 배운 inverter와 CMOS의 제작 과정을 먼저 복습하고 실습강의를 들었는데, 이론강의에서 설계하는 대로 기판에 drain과 source를 만들고 poly를 올리고

  리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 13주차 인하대

  직관적으로 이해하며 layout을 작성하기가 편했다.우선 NAND gate의 Transistor size부터 결정해보자.그림3은 NAND gate 회로이다. ... 즉, 100ns 동안 한번의 클락주기(1->0)가 진행되도록 했다.그림10과 그림11은 추출한 4-bit RCA with DFF 코드의 회로 구현부다. ... 그림2는 작성한 Layout의 회로이다.NAND gate에 각각 4개의 트랜지스터가 사용되고 inverter에 2개의 트랜지스터가 사용되므로 D-FF을 구현하는데 총 36개의 트랜지스터가

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 10주차 인하대

  세로의 길이를 좀더 확인하기 쉽도록 했다.개인적으로 이번에 최적화 이외에도 magic tool의 영역선택, copy, 비활성화 등 조작법도 많이 익힌 것 같아 의미가 많은 과제였다.디지털집적회로설계 ... 입출력부의 polycontact와 via, metal1, 2 사이의 간격은 상하좌우 최소 4칸의 간격을 유지하도록 그렸다.다음으로 transistor level에서 nand의 회로를 ... , contact의 간격은 최소 4칸이상씩 떨어져 있도록 하면서 면적을 최소화 할 수 있도록 최대한 최소사이즈를 사용했다.그림5는 inverter의 transistor level 회로다

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 12주차 인하대

  우선 출력 carry cout을 결정하는 회로단부터 살펴보자.그림2는 cout을 결정하는 회로이다. ... Inverter의 경우 pull up, down network에 각각 1개의 트랜지스터가 연결된 회로이다. 이제 ! ... cout 회로에 있는 트랜지스터 width의 배, inverter 기준 3배(48칸)가 되도록 작성했다.!cout, !

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 7주차 인하대

  Full adder의 구현 방식은 여러가지가 있는데 강의노트의 half adder 단위로 계층적 설계를 하는 것이 코드 가독성이 좋고 원하는 같은 단위를 반복해 사용할 수 있어 입력 ... 여기서는 latch를 subcircuit으로 작성해 계층적으로 설계하는 방법을 택했는데 우선 latch는 NAND gate와 inverter만 가지고 작성할 수 있기 때문에 사용되는 ... 이전에 작성한 기본게이트 subckt를 사용해 강의노트에 나와있는 회로 그대로 작성해 주었다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  디지털집적회로 NAND, NOR, XOR gate 설계도 및 DC, Transient 시뮬레이션 결과

  According to the boolean function, pull-down network of NAND gate can be made by connecting two NMOS transistors in series that conduct when both VA a..

  리포트 | 15페이지 | 3,000원 | 등록일 2023.01.30

  다운로드 장바구니
• 

  인하대학교 정보통신공학부 디지털집적회로 설계 hw3

  디지털 집적회로 설계 LAB HOMEWORK31. Schematic2. ... 고찰이번 실습 시간과 과제는 2-to-1 mux를 layout 해보고 tr레벨로 설계해 보는 것이었습니다. ... 아웃풋이나 인풋을 m1으로 해야지만 magic tool에서 잘 인식이 되어서 정확한 결과가 나올 수 있다는 것을 알 수 있었습니다.tr레벨로 spice파일을 설계 한 후에는 delay를

  리포트 | 5페이지 | 1,500원 | 등록일 2014.03.25

  다운로드 장바구니
• 

  인하대학교 정보통신공학부 디지털집적회로 설계 hw1

  디지털 집적회로 설계 LAB HOMEWORK 11. Inverter(1) schematic(2) Layout(3) Spice file2.

  리포트 | 10페이지 | 2,000원 | 등록일 2014.03.25

  다운로드 장바구니
• 

  인하대학교 정보통신공학부 디지털집적회로 설계 hw4

  디지털 집적회로 설계 LAB HOMEWORK41. sum 유도식 증명2. stick diagram3. layout4. hspice 작성* SPICE3 file created from ... 고찰이번 실습은 1bit 전가산기를 설계해 보는 실습 이였습니다. layout을 편하게 하기 위해서 mirror방식을 사용함을 통하여서 얼마나 더 간편하게 layout과 구현을 할

  리포트 | 4페이지 | 1,500원 | 등록일 2014.03.25

  다운로드 장바구니
• 

  인하대학교 정보통신공학부 디지털집적회로 설계 hw2

  디지털 집적회로 설계 LAB HOMEWORK21. FULL XOR GATE Schematic2. ... 이번 실습을 통해서 내가 구현하려는 회로를 먼저 트랜지스터 레벨로 구현해 보고 그것을 시뮬레이션으로 검증해보고 그 후에 Layout을 한다면 보다 정확한 회로를 구현 할 수 있다는 ... FULL XOR GATE Layout3. transistor level 설계(1) waveform(2) sp 파일**************Simulation input file***

  리포트 | 6페이지 | 1,500원 | 등록일 2014.03.25

  다운로드 장바구니
• 

  디지털집적회로설계 MAGIC으로 NAND와 INVERTER를 이용해서 AND 반도체 레이아웃 설계

  REPORT디지털 집적회로 과제1과 목 명 : 디지털 집적회로담당교수 : 이한호 교수님제 출 일 : 2011년 09월 11일 금요일인하대학교 IT공과대학 정보공학계열정보통신공학과,

  리포트 | 6페이지 | 1,000원 | 등록일 2012.09.01

  다운로드 장바구니
• 

  디지털 집적회로 MAGIC을 이용한 Dual-Rail Domino XOR/XNOR 레이아웃 설계 및 HSPICE 시뮬레이션

  REPORT디지털 집적회로 과제1과 목 명 : 디지털 집적회로담당교수 : --- 교수님제 출 일 : 2011년 09월 11일 금요일인하대학교 IT공과대학 정보공학계열정보통신공학과, ... Dual-Rail Domino XOR/XNOR 회로 및 레이아웃다음은 레이아웃입니다.2. netlist* SPICE3 file created from dual.ext - technology

  리포트 | 7페이지 | 1,500원 | 등록일 2012.09.01

  다운로드 장바구니
• 

  디지털집적회로 MAGIC을 이용한 전가산기(full adder) 반도체 레이아웃 설계 및 HSPICE 시뮬레이션

  REPORT디지털 집적회로 과제2과 목 명 : 디지털 집적회로담당교수 : --- 교수님제 출 일 : 2011년 09월 -일 금요일인하대학교 IT공과대학 정보공학계열정보통신공학과, 4학년12091629

  리포트 | 7페이지 | 1,500원 | 등록일 2012.09.01

  다운로드 장바구니