"Xillinx" 검색결과 21-38 / 38건

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  Verilog HDL

  Post-Lab Report- Title: Lab#03_Verilog HDL -담당 교수담당 조교실 험 일학 번이 름목 차< 초록 (Abstract) >1. Introduction (실험에 대한 소개)가. Purpose of this Lab나. Essential Bac..

  리포트 | 77페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  Verilog HDL

  Pre-Lab Report- Title: Lab#03_Verilog HDL -담당 교수담당 조교실 험 일학 번이 름목 차1. Introduction (실험에 대한 소개)가. Purpose of this Lab나. Essential Backgrounds (Required..

  리포트 | 57페이지 | 1,000원 | 등록일 2016.04.06

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  Sequential Logic Design Ⅰ Flip-Flop, Register and SIPO

  Pre-Lab Report- Title: Lab#06 Sequential_Logic_Design_Ⅰ@ Flip-Flop, Register and SIPO -담당 교수담당 조교실 험 일학 번이 름목 차1. Introduction (실험에 대한 소개)가. Purpose o..

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

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  Combinational Logic Design Ⅱ Decoder, Encoder and Mux

  Pre-Lab Report- Title: Lab#05_Combinational_Logic_Design_Ⅱ@ Decoder, Encoder and Mux-담당 교수담당 조교실 험 일학 번이 름목 차1. Introduction (실험에 대한 소개)가. Purpose of ..

  리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

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  Sequential Logic DesignⅡFSM and Clocked Counter

  Pre-Lab Report- Title: Lab#07 Sequential_Logic_Design_Ⅱ@ FSM and Clocked_Counter-담당 교수담당 조교실 험 일학 번이 름목 차1. Introduction (실험에 대한 소개)가. Purpose of this..

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

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  verilog, 베릴로그로 짠 circular queue

  MicroprocessorHW1 - Circular Queue미디어통신공학 3학년2006011273권 준 희담당 교수 : 송용호 교수님제출일 : 2010년 3월 17일 까지1. source - c_queue.v (제queue1234.v)`timescale 1ns / 1..

  리포트 | 10페이지 | 1,000원 | 등록일 2010.06.04

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  vhdl 기본게이트 설계

  REPORT보고서 작성 서약서1. 나는 타학생의 보고서를 복사(Copy)하지 않았습니다.2. 나는 타학생의 보고서를 인터넷에서 다운로드하여 대체하지 않았습니다.3. 나는 타인에게 보고서 제출 전에 보고서를 보여주지 않았습니다.4. 보고서 제출 기한을 준수하였습니다.나는..

  리포트 | 6페이지 | 1,000원 | 등록일 2009.04.25

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  MIPS_controller

  디지털시스템 과제(Maincontroller 설계)`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engine..

  리포트 | 20페이지 | 2,000원 | 등록일 2012.04.20

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  verilog HDL을 이용한 LED주사위 설계 보고서 (자판기 or 신호등)

  과제 최종보고서과제명Verilog HDL을 이용한 주사위 설계팀번호지도교수공동연구원이 름학 번전화번호“Verilog HDL을 이용한 주사위 설계” 과제에 대한 최종보고서를 첨부와 같이 제출합니다.2013 년 6 월 14 일제출자 :첨부 : PPT확인 : (인)? 과제 ..

  리포트 | 7페이지 | 1,500원 | 등록일 2013.07.16

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  카이스트 전자공학실험2 실험8 Co-Simulation & Co-Emulation using FPGA 결과보고서

  design이 원하는 동작을 하는지 Software Simulator를 이용해 검증하는 step이다.3) SynthesisSynthesize the 4-bit Adder using “Xillinx

  리포트 | 9페이지 | 2,500원 | 등록일 2011.11.06

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  ALU 중간프로젝트

  소스파일`timescale 1ns / 1ps////////////////////////////////////////// top module //////////////////////////////////////////module top_alu(a, b, b_inv, a..

  리포트 | 5페이지 | 2,000원 | 등록일 2012.04.20

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  중간실기고사

  저번주에 공지한 바와 같이 이번주 금요일에실습 시험을 시행합니다.내용1. instanciation2. module wiring3. combination logic4. sequential logic5. moore and mealy machine for controller..

  리포트 | 9페이지 | 2,000원 | 등록일 2012.04.20

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  HDL설계과제

  1) 목표 : 6 개의 seven segment decoder에 좌측으로부터 123456을 디스플레이시킨다.2) 힌트 : 핀 p80으로부터 50MHz 클럭을 공급받아서 이것을 분주하여 1KHz 클럭으로 만 든다. 1부터 6까지 증가를 반복하는 카운터를 이..

  리포트 | 3페이지 | 2,000원 | 등록일 2010.06.24

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  인코더 디코더 결과보고서

  1. 예비조사 및 실험 내용의 이해 1.1 디코더 디코더(decoder)란 n비트의 2진 코드(code) 값을 입력으로 받아들여 최대 2n개의 서로 다른 정보로 바꿔 주는 조합 회로를 말한다. 일반 적으로 디코더는 n개의 입력선과 최대 2..

  리포트 | 11페이지 | 1,000원 | 등록일 2008.06.22

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  M bit 가산기와 비교기(VHDL코드)

  전자전기컴퓨터설계실험ⅢM bit 가산기와 비교기목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 HYPERLINK \l "이론및프리랩" 이론 및 프리랩실험 목적이번 실험은 Xilinx 프로그램을 활용하여 2개의 2비트 ..

  리포트 | 18페이지 | 2,000원 | 등록일 2008.06.01

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  HDL설계과제

  1. 입력A,B가 모두 4 비트, sel 입력이 2비트일 때 case 문을 써서 sel 입력이 0이면 AND, 1이면 OR, 2면 XOR, 3이면 XNOR 연산을 수행하는 VHDL 코드를 보이고, 테스 트벤치와 시뮬레이션 결과를 보이시오.-VHDL 코드-ent..

  리포트 | 2페이지 | 1,500원 | 등록일 2010.06.24

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  FPGA와 Verilog를 이용한 co-simulation과 co-emulation.

  I. PurposeBefore the exp.9 and exp.10 in which you should design a complex digital circuit in verilog HDL, we are going to deal with a digital circuit..

  리포트 | 5페이지 | 4,000원 | 등록일 2009.12.24

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  21세기 반도체 산업의 미래

  미국) Lucent Technologies1,94517.533(일본) NEC1,86416.944(미국) LSI Logic1,6628.955(일본) 후지쓰1,28617.676(미국) Xillinx89942.967

  리포트 | 15페이지 | 1,000원 | 등록일 2003.05.29

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