"verilog 시계" 검색결과 1-20 / 96건

• 

  베릴로그(verilog) HDL 시계 프로젝트

  프로젝트 목적Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다.2.

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

  다운로드 장바구니
• 

  verilog를 이용한 DIGITIAL CLOCK(시계,알람,타이머)

  "verilog를 이용한 DIGITIAL CLOCK(시계,알람,타이머)"에 대한 내용입니다.

  리포트 | 17페이지 | 5,500원 | 등록일 2019.08.04 | 수정일 2022.06.01

  다운로드 장바구니
• 

  verilog-디지털시계(Digital watch)A+자료 코드및 레포트

  목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계- DCL

  리포트 | 59페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

  다운로드 장바구니
• 

  [전자전기컴퓨터설계실험2] Verilog를 이용한 디지털 시계 (알람, 스탑워치, LED 기능 포함)

  //Digital_Clock.vmodule Digital_Clock(RESETN, CLK, LCD_E, LCD_RS, LCD_RW, LCD_DATA, PIEZO, BUS, BUT, LED);input RESETN, CLK;input [7:0] BUS; // BUS_SW..

  리포트 | 81페이지 | 5,000원 | 등록일 2020.09.07

  다운로드 장바구니
• 

  디지털시계verilog

  블록도, 핀설정 모두 되있음사용된 키트 : HBE-SoC-Entry Ⅱ Kit프로그램 : 쿼터스베릴로그의 실행파일 들어있습니다.소스만 보고싶을땐 확장명 v를 보면됨

  리포트 | 1,500원 | 등록일 2009.12.27

  다운로드 장바구니
• 

  베릴로그 verilog 전자시계, digital watch verilog 실행 file

  리포트 | 10,000원 | 등록일 2013.09.09 | 수정일 2022.09.10

  다운로드 장바구니
• 

  Xilinx verilog 디지털 시계

  led는 시are Implementation (Xilinx Tool 사용)VerilogC/JAVA- 프로시져를 이용하여 병렬처리로 수행된다.- 입력과 출력 변수가 따로 되어있다.- verilog ... Simulation0) 학번모드1번 스위치가 on이 되면서 학번이 차례대로 나오고 있는 장면 ( 200531068 )1) 시계모드아래 그림은 2번스위치가 on되면서 시계를 보여주고 ... 모듈별로 사진0) 학번모드아래 사진은 학번이 움직이고 있는 장면이다.1) 시계모드아래 그림은 각 초마다 bar가 6초의 배수를 나타낸 것이다.sw2가 on이므로 led는 시계모드 led3

  리포트 | 39페이지 | 5,000원 | 등록일 2009.12.23

  다운로드 장바구니
• 

  Verilog(베릴로그) 이용한 시계 설계

  자료상세정보http://piecepuzzler.wordpress.com/2010/11/08/verilog%eb%b2%a0%eb%a6%b4%eb%a1%9c%ea%b7%b8-%ec%9d ... 시계 (run)2. 현재 시간(hour) 설정 (inc_in 버튼을 누르면 1씩 증가합니다)3. 현재 분 설정 (inc_in 버튼을 누르면 1씩 증가합니다)4. ... %b4%ec%9a%a9%ed%95%9c-%ec%8b%9c%ea%b3%84-%ec%84%a4%ea%b3%84/베릴로그를 이용하여 설계한 시계 입니다.프로그래밍 자료는 받아도 사용 못하는

  리포트 | 5,000원 | 등록일 2009.12.26

  다운로드 장바구니
• 

  Verilog HDL을 이용한 디지털 시계

  반복문에 break가 걸리지 않아 밀리 초 구간을 반복 Solution com신호를 전체적으로 1-bit씩 시프트(이동) 전반적인 프로그램 부문 수정텀 프로젝트 주제 선정디지털 시계

  리포트 | 7페이지 | 8,000원 | 등록일 2009.07.20 | 수정일 2022.12.13

  다운로드 장바구니
• 

  HDL Verilog 알람시계

  실습목표-Alarm 기능을 갖는 digital clock을 Verilog HDL로 설계한다.-기능을 시뮬레이션을 통해서 검증한다.2.

  리포트 | 8페이지 | 5,000원 | 등록일 2007.06.21 | 수정일 2023.04.10

  다운로드 장바구니
• 

  Altera Quartus(Verilog)를 이용한 디지털시계 구현

  Altera Quartus 프로그램을 이용하여 Verilog로 프로그래밍한 디지털 시계한백전자 Soc-Entry-kit || 에 다운로드하여 작동가능(7-segment 구분점 출력, ... 초당 LED점등, 설정한 시간마다 소리출력)Verilog 소스와 발표PPT자료 포함

  리포트 | 12페이지 | 4,000원 | 등록일 2010.10.03

  다운로드 장바구니
• 

  베릴로그 verilog 프로젝트project 기본 전자시계 digital watch 소스 파일

  NET "in_CLK" LOC = P76;NET "out_En" LOC = P154;NET "out_RS" LOC = P156;NET "out_RW" LOC = P155;NET "out_DB[7]" LOC = P143;NET "out_DB[6]" LOC = P144;N..

  리포트 | 66페이지 | 10,000원 | 등록일 2013.09.09 | 수정일 2022.09.10

  다운로드 장바구니
• 

  [Flowrian] 디지털 시계 회로의 Verilog 설계 및 시뮬레이션 검증

  디지털 시계를 구성하는 모듈들을 Verilog 언어로 설계하고 시뮬레이션으로 검증한다.- mux4b : 4 비트 3 입력 멀티플렉서 - comparetime : 현재 시간과 알람 시간 ... 최상위 모듈Verilog 언어를 이용하여 디지털 응용 회로의 고급 설계를 배우려는 분에게 도움이 된다. ... - counter60 : 분과 초를 측정하기 위한 60진 카운터 - counter100 : 스톱워치의 1/100초를 측정하기위한 100진 카운터 - modeset : 디지털 시계의

  리포트 | 74페이지 | 4,000원 | 등록일 2011.09.17

  다운로드 장바구니
• 

  Verilog HDL 알람시계, 최대공약수 구하는 프로그램

  Verilog HDL 을 이용한 Digital Alarm Clock, GCD 구하는 프로그램.1. Alarm 기능을 갖는 digital clock2. GCD (최대공약수)3.

  리포트 | 7페이지 | 2,000원 | 등록일 2010.05.26

  다운로드 장바구니
• 

  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험19) 디지털 시계 설계

  《 실험19 예비 보고서 》조제출일학과/학년학번이름1) 에서 빠진 코드를 채워라.? 코드2) , , , , 그리고 의 동작을 이해하고, Quartus Ⅱ을 이용하여 시뮬레이션하고, 각 모듈에 대한 심볼을 생성하라.? ? 시뮬레이션? ? ? ? 시뮬레이션- 00모드- 0..

  리포트 | 8페이지 | 3,000원 | 등록일 2014.10.21 | 수정일 2016.06.15

  다운로드 장바구니
• 

  [Verilog 언어] 기본시계 소스코드입니다.

  1. 소 스module timer(Mili_Low, Mili_High,Sec_Low, Sec_High, Min_Low, Min_High, Hour_Low, Hour_High, CLK); output [3:0] Mili_Low, Mili_High, Sec_Low, Se..

  리포트 | 2페이지 | 2,500원 | 등록일 2009.01.14

  다운로드 장바구니
• 

  7-segment를 이용한 디지털시계(verilog HDL)

  디지털 시계 설계-설계 사양-1. ... 논리회로실험Term project 4제목: 7- Segment를 이용한 디지털 시계목표: Training Kit에서 지원하는 1MHz 수정발진기의 출력 및 7- Segment를 사용한 ... Verilog HDL 코드일단 10진카운터를 만들어야 했다.이에 따른 코드는 최대한 빨리 만들기 위해 FSM을 이용했으며 코드는 다음과 같다.

  리포트 | 11페이지 | 3,500원 | 등록일 2005.03.30

  다운로드 장바구니
• 

  BCD code, 세븐 세그먼트에 대한 이론 및 회로

  모양으로 두개의 가로 획과 두 개의 세로 획이 배치되어 있고, 위쪽 사각형의 아래 획과 아래쪽 사각형의 위쪽 획이 합쳐진 모양이다. 7세그먼트 표시장치의 각 획은 맨 위 가로 획부터 시계 ... 참고 문헌(1) verilog를 이용한 디지털 시스템 설계(Charle Roth, Lizy Kurian John, Byeong Kil LEE 저)(2) Verilog HDL 디지털 ... 설계와 합성의 길잡이(sam ir Palnitkar 저)(3) Verilog HDL을 이용한 디지털 시스템 설계 및 실습(신경욱 저)

  리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

  다운로드 장바구니
• 

  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

  쉽게 자판기와 알람시계로 예를 들어보면, 자판기는 [입력: 동전 // 출력: 음료, 거스름돈]이므로 조합논리회로에 해당하고 알람시계는 [입력: 시간설정 // 출력: 알람 // 메모리 ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 ... 값을 증가/감소 시키는 회로이며, 주파수 분주기, 타이밍 제어신호 생성 등에 활용.- 동기식 계수기는 모든 플립플롭이 공통 클럭에 의하여 구동되어 설계가 용이하고 동작이 빠름.- Verilog

  리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16

  다운로드 장바구니
• 

  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 7segment(fnd)

  -실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(ALU, BCD-to-7segmemt)]-관련 이론1. ... 많은 종류의 전자 회로는 어떤 형태의 산술연산을 계산하는 데 필요한데, 심지어 디지털 시계에 있는 작은 회로조차도 현재 시간에 1을 더하고, 언제 알람을 울려야 하는지를 검사하는 작은 ... 몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다.7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 각각

  리포트 | 5페이지 | 1,000원 | 등록일 2021.06.20

  다운로드 장바구니