"lk" 검색결과 21-40 / 2,483건

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  SR-FF/JK-FF

  이것은 .r(r).s(s).clk(clk).q(q).nq(nq)의 식을 보고 알수 있습니다.그리고 clk을 3ns주기로 값을 무한으로 반복해주면서 주었고 s,r의 초기값을 0 0으로 ... 그리고 always문의 posedge clk는 상승clk으로 값이 0에서 1로 바꿔었을 때 출력 값이 변합니다. ... 이것은 .j(j).k(k).clk(clk).q(q).nq(nq)의 식을 보고 알수 있습니다.그리고 clk을 5ns주기로 값을 무한으로 반복해주면서 주었고 s,r의 초기값을 0 0으로

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  교류및전자회로실험 실험3_순차 논리 회로 기초 결과보고서

  = digitalRead(clock);int D = digitalRead(sw);int po, temp;if(clk == HIGH){if (D == HIGH){po=1;}else{po ... 플립플롭의 이론적인 d setup(){pinMode(led, OUTPUT);pinMode(clock, INPUT);pinMode(sw, INPUT);}void loop(){int clk ... = digitalRead(clock); // 읽은 클록신호를 clk 변수에 저장int D = digitalRead(sw); // 읽은 스위치신호를 D 변수에 저장int po; //

  리포트 | 9페이지 | 1,000원 | 등록일 2024.08.17

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  클럭분주회로설계 verilog 설계

  클럭 분주회로를 verilog로 설계한 코드ClockDivider.vtb_ClockDivider.vmodule ClockDivider(clk,rst);input clk, rst;reg ... ;reg rst;ClockDivider tb(.clk(clk), .rst(rst));initialbegin$dumpfile("test_ClockDivider.vcd");$dumpvars ... (-1,tb);endinitialclk=1'b0;always#30 clk=~clk;initialbeginrst =1'b0; #30rst=1'b1; #30#10000;$finish;endendmodule2

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  시립대 전전설2 A+ 7주차 예비레포트

  시뮬레이션에서는 in_sw rising/falling 경계가 clk의 rising/falling 경계와 어긋나도록 하고, in_sw가 clk를 최소한 7주기 이상 포함하도록 함. ... (출력 in_synk의 rising을 clk falling edge에 맞추는 이유는 다른 블록에서 clk rising edge에 in_sync의 중간을 사용할 수 있도록 생성하기 위함 ... 장비에서 1Hz의 clk를 넣고 동작을 확인하시오.2) 응용과제글자 ‘a’또는 ‘b’가 랜덤하게 입력되는 상황에서 ‘abaa’의 패턴이 발견될 때마다 1을 출력하고 그 외에는 0을

  리포트 | 15페이지 | 2,000원 | 등록일 2024.09.08

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  ]Nout;Dflipflop df1(clk,in[0],out[0],Nout[0]);Dflipflop df2(clk,in[1],out[1],Nout[1]);Dflipflop df3(clk ... Q4;wire NQ1,NQ2,NQ3,NQ4;Dflipflop dff1(clk,in,Q1,NQ1);Dflipflop dff2(clk,Q1,Q2,NQ2);Dflipflop dff3(clk ... UUT(clk,Q1,Q2,Q4,Q8);always begin#10 clk = ~clk;endendmodule여기서 Modelsim 시뮬레이션을 실패하였는데 이에 대해서 고민하여 본

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

  코드1) moore.vmodule moore(clk, rst, i, m, n, y);input clk, rst, i,m,n;output y;integer count;reg clk1MHz ... 초기상태 : S0else state = next_state;if(count>=500000)begincount = 0;clk1MHz = ~clk1MHz;endelse begincount ... = 1'b0;reg y;reg state; //저장할 변수reg next_state;parameter S0=1'b0, S1 = 1'b1;always @(posedge clk) beginif

  리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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  인하대 VLSI 설계 Microprocessor 프로젝트 결과보고서

  Sense_clk은 WR과 clk의 OR 연산 결과이므로 WR이 1일 때 그 값이 1이고 WR이 0이면 clk 신호를 내보낸다.W값은 W0, W4, W7을 대표로 조사했는데 W값은 ... 이를 통해 precharge, sense_clk, W0~W7 값들이 모두 clk과 동기화되어 알맞은 결과를 출력함을 확인하였다.■ SramCell의 구성 방법 및 Design 방안1 ... Word값과 clk의 AND 연산 결과이므로 WR과 Word가 모두 1일 때 1이 출력됨을 확인하였다.

  리포트 | 52페이지 | 3,000원 | 등록일 2023.03.15 | 수정일 2023.05.10

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  [A+] 중앙대 아날로그 및 디지털 회로설계실습 타이머 인터럽트를 이용한 LED 점등 설계 실습 예비보고서

  )100clk` _{I`/O} ``/256``(From prescaler)101clk` _{I`/O} ``/1024``(From prescaler)BOOT:......LDIR16, ... ` _{I`/O} ``/1` (No prescaling)010clk` _{I`/O} ``/8` (From prescaler)011clk` _{I`/O} ``/64` (From prescaler ... )100clk` _{I`/O} ``/256``(From prescaler)101clk` _{I`/O} ``/1024``(From prescaler)위의 표를 참고하면, CS32 =

  리포트 | 5페이지 | 1,000원 | 등록일 2021.09.01

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  실습8 래치와플립플롭 예비보고서 중앙대 아날로그 및 디지털 회로 설계 실습

  RS F/F 이고 clk=1에서 clk=0 이 될 때만 래치가 동작하고 나머지 순간에서는 값이 hold 된다. ... 그림 8-2의 latch는 level-sensitive latch 로 clk=1일 때 래치가 작동하고 clk=0일 때는 값이 hold 된다.그림 8-3의 latch는 edge-triggered

  리포트 | 3페이지 | 1,000원 | 등록일 2021.07.17

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  디시설, 디지털시스템설계 실습과제 9주차 인하대

  이제 clk신호와 동기화 시키거나 동기화 시키지 않는 코드에 대해서 완벽하게 구분해 사용할 수 있게 되었고 clk 신호에 대해 모호하게 이해했던 부분들도 어느정도 개념이 잡힌 것 같다 ... 구현했다. clk, sin, load, din을 모두 0으로 초기화 시키고 reset을 통해 초기 출력 값을 0000으로 설정한다. ... 문을 사용했고, sensitivity list에 positive edge일 때 동작하도록 했고 negative edge에서 동작하는 reset_n 신호를 넣어 reset 신호가 clk

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  인하대 vlsi 6주차 플리플롭

  차이점은 latch는 clk의 신호가 1일 때 지속적으로 입력의 값을 출력으로 전달하고, flip-flop은 clk의 edge일 때, 즉 clk의 신호가 바뀌는 순간의 입력값을 읽어 ... 이러한 clk을 1개만 써서 만드는 latch는 clk=1일 때 설명되어있듯이 출력 cap에 저장되어있는 정보를 이용해 Q값을 정한다. ... 두 장치 모두 clk을 입력받는 다는 공통점이 있다.

  리포트 | 10페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2020.07.15

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  디스크 스케줄러(FCFS,SSTF,LOOK,C-LOOK) 자바 코드

  ();for (int i = 1; i < size; i++)for (int j = i; j > 0 && lk[j] < lk[j - 1]; j--)swap(lk, j, j - 1);for ... = Math.abs(lk[i] - st);st = lk[i];order[k++] = lk[i];}for (int i = tmp - 1; i >= 0; i--) {sum += Math.abs ... (lk[i] - st);st = lk[i];order[k++] = lk[i];}System.out.print("----------LOOK----------" + '\n' + "Scheduling

  리포트 | 3,000원 | 등록일 2021.06.28 | 수정일 2022.05.21

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  Asynchronous Counter,Synchronous Counter 결과레포트

  일단 젤 처음 flip-flop clk을 high에 연결하고 다음 flip-flop의 Q부분을 이전 flip-flop의 clk에 연결하였다.

  리포트 | 2페이지 | 2,000원 | 등록일 2022.08.22

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  D-latch,D flip-flop,J-K flip-flop 결과레포트

  실험 결과-심층탐구 ch15. d래치 및 d플립플롭1.2. d 래치는 level-trigger를 하거나 clk을 사용하지 않는 기억소자이다. ... 일단 어떤 입력에도 상관없이 CLK은 입력해준 전압에 따라 깜박거렸다.preset을 1로 주고, clear을 0으로 주었을 때는 clk 신호와 상관없이 Q의 led만 발광하는 것을, ... 모두 1로 주었을 때는 toggle 하는 현상을 예상하였다.하지만 회로를 구성하고 실제 pulse 신호를 주었을 때 clk은 예상대로 시간에 따라 깜빡깜빡 거렸으나 Q와 Q’의 신호가

  리포트 | 2페이지 | 2,000원 | 등록일 2022.08.22

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  디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

  코드1) Shift_Register.vmodule Shift_Register(clk,load,rst,din,sin,sout,qout);input clk, load, rst;input ... [7:0] din;input sin;output sout;output reg [7:0] qout;always @(posedge clk or negedge rst or posedge

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  디지털시스템설계 hw6

  Input이 1bit 들어가도 출력은 2bit해야 하기 때문에 clk신호를 clk1, clk2로 2가지로 출력해 해당 clk신호에 맞춰 입력, 출력하게 해주었다. ... 또한 testbench를 작성해 input값을 넣어주고 clk 신호도 발생시켜주었지만 계속해서 에러가 발생했다. ... HW#6문제 1번- 코드입력포트 : a, b, rst_n, clk출력포트 : ps, ns, bout- 시뮬레이션 결과A, b 2개의 1bit input값이 들어오는데 이 값을 더했을

  리포트 | 12페이지 | 1,000원 | 등록일 2021.01.07

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  서울시립대학교 전전설2 7주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  비동기로 진행되던 num data 저장을 negedge clk과 동기화 해서 저장을 해주었습니다.그 외의 부분은 설계 2와 동일합니다.설계 4) negedge clk 코드의 최적화 ... 입력신호를 기반으로 시작하였습니다.Clk이 들어왔을 때, 버튼이 눌려있는지 검사하고, 눌려있다면 1clk의 주기동안 input_sync가 1이 되는 형식으로 만들었습니다.그리고, ... 순간의 A,B의 값에 의해 num의 값이 저장되므로 완벽한 코드라고 보기는 힘들다고 생각합니다.허나 실제 실험에서는 clk이 1kHz라는 값이 주어지기에 스위치의 input신호의

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 9주차 예비+결과(코드포함) Application_Design_II Text-LCD Control.

  두 번째 부분은 Fig. 2와 같이 clk을 1/10으로 분주해주는 분주기를 설계한 부분이다. clk로 1kHz를 사용하는데 이 분주기를 구현함으로써 LCD에 필요한 100Hz를 사용하게 ... 카운터를 이용해서 clk 한 주기마다 카운트되는데, 5번 카운트되면 분주한 클락이 토글되도록 했다.

  리포트 | 3페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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  FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

  상승 에지일 때 작동하도록 했기 때문에 FPGA 보드를 이용해 reset 동작을 할 때에도 reset 입력을 먼저 HIGH로 놓은 후 clk를 작동시켜 출력을 초기화했다. ... 되어있는 레지스터의 출력을 관찰할 때 10진수 형식으로 관찰하여 카운터의 동작을 쉽게 확인할 수 있었다.모듈 코드를 작성할 때에 reset을 비동기 입력이 아닌 동기 입력으로 clk가

  리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06

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  디지털시스템설계 hw4

  (clk)Output(reset)*************01000……clk이 3 cycle반복할 동안 reset이 1을 유지하고 3cycle이 끝나는 negedge에서 reset이 ... 파형에서 확인할 수 있듯이 clk이 3cycle 돌 동안 reset은 1을 유지하다가 3 cycle이 끝나는 clk의 negedge에서부터 0을 출력하기 시작해 값을 유지한다.문제 ... 파형을 보면 enable이 0일때는 작동하지 않다가 1이 된 후에 50번 clk 출력하는 것을 확인할 수 있다.문제 4-19번- 코드입력포트 : 없음출력포트 : clk- 블록다이어그램

  리포트 | 15페이지 | 1,000원 | 등록일 2021.01.07

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