"verilogHDL" 검색결과 21-40 / 59건

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  [VerilogHDL] 4bit 2진 덧셈기 설계(7segment 제어)

  ■ 설계개요▪ HBE-COMBO 트레이닝 키트 내에 0에서 F까지의 보드를 사용하여 입력된 2개의 4비트 데이터의 덧셈을 수행한다.▪ 2개의 4비트 데이터 키입력에 대한 결과 값이 7-segment에 출력됨과 동시에 dotmatrix블럭에서는 "김정수"이라는 문구가 좌..

  리포트 | 1페이지 | 1,000원 | 등록일 2015.08.02

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  VHDL과 VerilogHDL의 차이점

  VHDL과 Verilog HDL의 차이점VHDL과 Verilog HDL은 모두 Hardware Description Language 이다. VHDL은 개발 이후 IEEE에 의해 표준화된 HDL이라면 Verilog HDL은 회사에서 개발하여 발전한 HDL이다. Veril..

  리포트 | 1페이지 | 1,000원 | 등록일 2008.03.18

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  [VerilogHDL]lpm_rom 하위모듈을 이용한 rom설계와 ram설계

  VerilogHDL 코드 작성(구조적표현)module rom48(A, clk, D);input [3:0] A;input clk;output [7:0] D;lpm_rom romdata ... RAM의 VerilogHDL 코드(동작적 표현)module memory_ram(data, address, wr_n, rd_n, z);input [3:0] data, address;input

  리포트 | 4페이지 | 1,000원 | 등록일 2013.05.25

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  VerilogHDL 가산기 정의와 카르노맵, 논리회로, TB 시물레이션,파형분석과 고찰

  VerilogHDL Coding Examples# [Full Adder]1. ... 하지만 간소화를 거친 뒤 줄일 수 있는데로 줄이고 회로를 XOR 형식으로 바꾸면 아래와 같이 나온다.VerilogHDL Coding Examples[1] 1bit full Adder

  리포트 | 13페이지 | 1,500원 | 등록일 2015.05.08

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  [VerilogHDL] 4bit 10진 덧셈기 설계(7segment 제어)

  ■ 설계개요▪ HBE-COMBO 트레이닝 키트 내에 0에서 9까지의 보드를 사용하여 입력된 2개의 4비트 데이터의 덧셈을 수행한다.▪ 2개의 4비트 데이터 키입력에 대한 결과 값이 LCD에 출력됨과 동시에 dotmatrix블럭에서는 "2 Digit Decimal Add..

  리포트 | 1페이지 | 1,500원 | 등록일 2015.08.02

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  [VerilogHDL] 4bit 2진 덧셈기 설계(LED 및 dotmatrix 제어)

  디지털설계ⅡLED와 Dotmatrix에 연산 결과 값과 사용자지정 값이 출력되는 4비트 2진 덧셈기 설계목 차설계개요개념설계회로구현시뮬레이션결과검토■ 설계개요HBE-COMBOⅡ 트레이닝 키트 내에 0에서 F까지의 보드를 사용하여 입력된 2개의 4비트 데이터의 덧셈을 수..

  리포트 | 8페이지 | 1,000원 | 등록일 2015.08.02

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  디지털논리 VerilogHDL Project 결과보고서

  1. clk카운트module clock_sec(clk, rst, real_A, enable_10sec); input clk, rst; output [16:0] real_A; output enable_10sec; reg [16:0] real_A; reg enabl..

  리포트 | 10페이지 | 3,000원 | 등록일 2010.06.29

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  [VerilogHDL] CLA(Carry Look ahead Adder)를 이용한 16bit 고속 가산기 설계

  디지털설계CLA(Carry Look ahead Adder)를 이용한 16bit 고속 가산기 설계■ RCA(Ripple Carry Adder)? 여러 bit를 가지는 두 수를 더하기 위한 간단한 형태의 가산기로 더하고자 하는 bit 수만큼 전가산기를 연결하여 제작한다.?..

  리포트 | 6페이지 | 2,500원 | 등록일 2013.05.25

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  verilogHDL로 구현한 8bit ALU

  의한 하나의 8bit 결과 값을 출력하는 회로의 구성b) 산술연산 +, -, x, >>, 11011A < 11100A[3:0] x B[3:0]*************1-12. verilogHDL

  리포트 | 4페이지 | 1,000원 | 등록일 2004.11.05

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  SK하이닉스 회로설계직 합격자소서

  그땐 verilogHDL을 이용해서 DE2 보드를 동작하는 설계를 하였는데, 처음은 세그먼트를 동작시켰을 땐 세상의 모든 걸 다 가진 기분이었습니다.누군가 제가 가장 행복했을 때가

  자기소개서 | 3페이지 | 3,000원 | 등록일 2023.11.19

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  시립대 전전설2 Velilog 결과리포트 4주차

  .pdf" http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf-Xilinx ISE 사용법 by youtube ... 개념을 확실히 잡을 수 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  전자전기컴퓨터설계실험2(전전설2) 계산기 프로젝트 팩토리얼 및 quiz mode 포함

  Final Project ReportTitle: Calculator담당 교수정 진 성담당 조교정 재 연실 험 일2017. 12. 12학 번이 름table of contents< Abstraction > ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙..

  리포트 | 35페이지 | 20,000원 | 등록일 2020.12.22

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  시립대 전전설2 Velilog 결과리포트 5주차

  사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  (12년상합격)LG전자

  당시 저와 제 동기가 계획했던 프로젝트는 VerilogHDL 언어를 사용하여 DE2-70 보드에서 작동하는 ‘곱셈기능이 추가된 자판기’ 시스템을 설계하는 것이었습니다.그런데 프로젝트를 ... [불면증의 시작]처음에는 기세 좋게 시작했지만, 프로젝트를 진행하면 할수록 알고리즘을 적용시키기가 쉽지 않았고 특히 처음 접해보는 VerilogHDL을 사용하게 되어 코딩에 많은 어려움이

  자기소개서 | 4페이지 | 3,000원 | 등록일 2012.10.21

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  vending machine(자판기)

  보고서 형식의 한글 파일과 ppt파일 그리고 프로그램 소스가 함께 포함되어있습니다.quartus를 이용하여 verilog HDL code로 작성한 vending machine(자판기)입니다.실제 자판기와 유사하게 작동되도록 구현했습니다. FSM을 이용하여 설계했습니다...

  리포트 | 13페이지 | 3,500원 | 등록일 2014.06.28 | 수정일 2014.07.03

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  Verilog HDL로 짠 NRZ-to-Manchester 분석

  Bin4) VerilogHDL Coding① Source Code`timescale 1ns / 1psmodule nrz_to_m_mealy(B_in, clk, reset, q1, q2 ... Bin q+1 = q1' B+out = q24) VerilogHDL Coding① Source Code`timescale 1ns / 1psmodule nrz_to_m_moore(B_in

  리포트 | 19페이지 | 3,000원 | 등록일 2009.04.28

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  VHDL 프로젝트, 볼링스코어 계산 시스템

  볼링 스코어 계산 시스템1) 볼링 스코어 계산 원리위에 보는 것처럼 볼링은 기본적으로 10프레임으로 이뤄져 있으며 볼링핀 역시 총 10개가 있습니다. 한 프레임당 공을 두 번 굴릴 수 있으며 마지막 10프레임은 두 번 굴렸을 때 스트라이크나 스페어가 나온 경우에만 한번..

  리포트 | 20페이지 | 5,000원 | 등록일 2009.11.11

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  LG전자

  간략하게 기술부탁드립니다.))(500자~1,000자)반도체 설계 교육저는 반도체에 대한 관심으로 팀을 이루어 직접 반도체를 설계하는 반도체설계교육과정을 수료하였습니다.저희 팀은 VerilogHDL을

  자기소개서 | 3페이지 | 3,000원 | 등록일 2016.01.31

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  가산기 감산기

  REPORT제목 : 가산기&감산기수강과목 : 기초전자실험21.실험목적-가산기와 감산기가 무엇인지 이해한다.-가산기와 감산기의 동작원리에 대해 이해하고 실험을 통해 확인한다.2.실험 배경 이론가산기*반가산기한자리 2진수 2개를 입력하여 합(s)과 캐리(c)를 생성하는 회..

  리포트 | 8페이지 | 2,000원 | 등록일 2018.11.02 | 수정일 2019.07.13

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  Viterbi Decoder설계

  『Viterbi Decoder (K=3 and rate=1/2)』◎ Module viterbi◦ Purpose : TOP LEVEL MODULE OF DECODER PART◦ File name: viterbi.v◦ Modules used : compute_metric...

  리포트 | 13페이지 | 2,000원 | 등록일 2010.10.28

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