"Gates" 검색결과 561-580 / 8,724건

• 

  아날로그및디지털회로설계실습9(4-bit Adder 회로 설계)-결과보고서

  전가산기 회로를 구성함에 있어서 XOR Gate 2개, AND Gate 2개, OR Gate 1개가 필요하였다. ... AND Gate칩인 74HC86, 74HC08 안에 각각 4개씩 Gate가 있다. ... 우리 실험에서는 XOR Gate와 AND Gate, OR gate를 사용하여 전가산기 회로를 구성하였고 입력을 담당하는 스위치에는 5 V의 전압을 걸어주었다.

  리포트 | 7페이지 | 1,000원 | 등록일 2020.09.24

  다운로드 장바구니
• 

  Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  관련이론1) FPGAFPGA(Field-Programmable Gate Array)는 설계 가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. ... 실험 목표1) Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다2) Field Programmable Gate Array(FPGA) board의 ... 또한 S = 0, R = 0의 입력은 사용할 수 없다.[3]제어 입력을 갖는 SR 래치 (Gated SR 래치)게이티트 SR 래치는 기존 SR 래치에 Enable 신호를 사용할 수

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

  다운로드 장바구니
• 

  뉴욕 공항 인포메이션 대화

  You : Where can I go to the Air France lounge located at Gate 1 in Terminal 1?

  방송통신대 | 4페이지 | 3,000원 | 등록일 2022.11.27

  다운로드 장바구니
• 

  전남대학교 일반물리실험1 실험 2 낙하 운동 예비레포트(A+)

  계획수직 낙하하는 공1)클램프를 사용하여 스탠드에 두 개의 photogate를 고정한다.2)gate1 바로 위에서 공을 떨어뜨려 gate2까지 낙하하는데 걸리는 시간을 측정한다.3 ... 낙하 운동실험목적중력에 의해 낙하하는 공의 속도 변화를 측정하고 이해한다.실험 준비물공(질량이 다른 것 2개), 줄자, photo-gate 2개, 디지털 타이머, 스탠드, 스탠드 클램프실험과정이나 ... )gate2의 위치(y)를 바꿔가며 여러 위치에서 낙하시간을 측정한다.4)측정 값을 바탕으로 속도, 가속도, 위치에 관한 그래프로 나타낸다.수평으로 던져진 공1)높이 h인 테이블 모서리에

  리포트 | 3페이지 | 1,500원 | 등록일 2022.03.01

  다운로드 장바구니
• 

  울산대학교 예비레포트 전자12장 JFET 특성 및 바이어스 회로

  몸통과 반대 물질로 만든 곳을 Gate라 부르며, 위를 Drain, 아래 부분을 Source라고 부른다. ... IDSS 는 Gate와 소스 사이에 전위차가 없게 함께 연결한 후에 Drain 공급전압을 증가하면 드레인 전류가 따라서 증가한다. ... 따라서 Gate와 Source 사이의 전압에 의해 Depletio 영역의 크기가 조절되므로 Drain에서 Source로 흐르는 전류량을 제어할 수 있다.

  리포트 | 2페이지 | 1,000원 | 등록일 2023.11.14 | 수정일 2023.11.17

  다운로드 장바구니
• 

  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  다음으로 gate primitive 방식은 gate의 명칭을 직접 사용해서 모델링하는 방식이다. ... 실험 예상 결과실습 1~3은 2-input AND Gate를 bit operator, gate primitive, behavioral modeling 방식을 이용해 모듈을 작성하고 ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-03 Basic Gates in Verilog작성일: 20.09.201.

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

  다운로드 장바구니
• 

  [경희대 물리 A+] 중력 가속도 측정 실험 보고서

  1m 간격으로 설치한다.두 개의 photo gate를 하나의 photo gate timer에 연결하고, photo gate timer의 모드를 pulse mode로 설정하여 두 photo ... gate 사이를 통과할 때 걸리는 시간을 측정한다.받침대의 높이를 (8cm, 10cm)로 맞춘 후 각각의 sinθ값을 구한다..Photo gate 사이로 글라이더를 운동시킨 후 두 ... photo gate 사이를 통과한 시간을 구한다.각각의 높이(8cm, 10cm)별로 측정을 5회씩 반복하여 걸린 시간의 평균값을 구한다.구한 측정값들로 중력가속도와 오차율을 계산한다

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.10

  다운로드 장바구니
• 

  디지털전자회로 2021 기말고사 해답

  Cg와 Cd의 크기 비율을 알 수 있다. ( T )(10)Technology가 scaling 됨에 따라 Interconnect 가 delay에 미치는영향이 증가한다.( T )(11)Gate ... oxide thickness가 감소하면 gate leakage가 증가하는데 이를 줄이기 위해 high-k dielectric material을 사용한다.( T )(12)High skewed

  시험자료 | 14페이지 | 6,000원 | 등록일 2022.11.07 | 수정일 2022.11.09

  다운로드 장바구니
• 

  A+받은 기초논리회로 결과보고서 PSPICE

  실험 장비① 직류 전원 장치(DC 서플라이)② 멀티미터③ 프로브 (악어입클립 케이블)④ 브레드보드⑤ AND Gate(GD74LS08)⑥ OR Gate(DM74LS32N)⑦ 연결 도선2

  리포트 | 5페이지 | 1,000원 | 등록일 2022.12.28

  다운로드 장바구니
• 

  전남대학교 22년 1학기 일반물리실험1 낙하운동 A+ 세미나 자료

  수직 낙하 하는공 Photo-gate 2 의 위치를 바꿔가며 낙하시간 측정 설정 Photo-gate 1 높이 : 0.6m 고정 Photo-gate 2 높이 (y) : 0.05m ~ ... 설정 Photo-gate 간격 : 약 10cm 공과 바닥까지의 높이 (h) :10cm실험 이론 실험 1 : 수직낙하 등가속도 운동 - 중력 가속도 - X 축 방향 속력 , 속도 , ... 0.1432 0.09 0.6983 0.1255 0.10 0.7968 0.0880 0.17 1.1363 0.0563 0.20 1.7762 0.0403 0.30 2.4814 Photo-gate

  리포트 | 19페이지 | 1,000원 | 등록일 2022.07.03

  다운로드 장바구니
• 

  연세대학교 기초디지털실험 2주차 예비레포트 (basic of verilog)

  Take XOR to make sum and apply AND gate to two inputs to make carry out. ... This performs an operation that adds two binary numbers, whose logic gate can be seen in pic 1. ... The logic gate and the truth table of full adder follows pic3 and pic4, respectively and can be represented

  리포트 | 5페이지 | 1,500원 | 등록일 2021.08.18 | 수정일 2023.01.07

  다운로드 장바구니
• 

  디지털 논리 회로 설계 실험 최종프로젝트 레포트 A+ 타이밍게임(회로도있음)

  연결한다 3인풋 OR gate로 모아준다. ... JK-FF와 and gate로 묶고 74390의 클리어 인풋으로 연결시킨다.(4) Stage 2에서는 Stage 1에서 선택한 LED의 불이 들어온 상태로 고정된다. ... .>> JK-FF의 아웃풋을 and gate에 각각의 인풋으로 넣어준다. 3일 때 인풋이 모두 1이 되므로 7 segment 숫자가 올라간다.(3) Wrong Timing: 다른 LED

  리포트 | 11페이지 | 2,000원 | 등록일 2021.07.09

  다운로드 장바구니
• 

  디집적, 디지털집적회로설계 실습과제 7주차 인하대

  AND gate는 NAND와 INV를 사용했다.다음은 OR gate의 subckt이다. ... 예를 들어 만약 AND gate 파일을 subcircuit을 사용해 include문으로 작성하게 되면 작성한 AND gate 파일을 다른 회로에서 include할 때 문제가 생겼다. ... Inverter로 Sbar를 만들어 주고 AND, OR gate로 2-to-1 MUX를 만들어주었다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.08.31

  다운로드 장바구니
• 

  논리회로실험 예비보고서3

  실험부품-5V 전압원-저항-발광다이오드-IC>74HC04 : 2 input NOT gate>74HC08 : 2 input AND gate>74HC32 : 2 input OR gate ... >74HC86 : 2 input XOR gate4. ... AND(ic 7408) gate, NOT(ic 7404) gate를 이용하여 위의 회로를 구성하고 모든 입력 조합에 대해 올바른 결과가 나오는지 확인한다.

  리포트 | 8페이지 | 1,500원 | 등록일 2020.09.18

  다운로드 장바구니
• 

  [물리실험1]낙하운동 실험 결과레포트

  사이의 거리로 잡아 그래프를 그려본다.Photo gate 사이의 거리가 멀어질수록 시간이 증가하는 것을 확인할 수 있다. ... 공기저항과 photo gate 사용 미숙 등의 이유로 인해 가속도가 음수값이 나오는 등의 문제가 존재하여 일정하지 않다. ... 실험 목적과 이론 및 예비 보고서(1) 실험 목적중력에 의해 낙하하는 공의 속도 변화를 측정하고 이해한다.(2) 실험 기구공(질량이 다른 것 3개), 줄자, photo-gate 2개

  리포트 | 7페이지 | 2,000원 | 등록일 2024.06.21

  다운로드 장바구니
• 

  High-k report

  Gate insulators in MOSFETFig3. ... 또한 전계는 인가되는 전압에 비례하고 거리에 반비례하는 관계를 갖는데 Vth는 gate oxide의 두께가 두꺼울수록 커지므로 큰 전압이 인가되어 소비전력이 증가한다. ... MOSFET structureMOSFET은 Metal Oxide Semiconductor Field Effect Transistor로, gate에 전계를 가함으로써 channel을

  리포트 | 8페이지 | 1,000원 | 등록일 2022.02.21

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험3 - 결과레포트 - 실험10 - MOSFET(CMOS Inverter) (A+)

  그 다음 입력 전압이 5V일 때 PMOS에서의 Gate Source 전압이 0V, NMOS에서의 Gate Source 전압이 5V가 되어 PMOS는 전류가 흐르지 않고 NMOS2 ... Gate에 Threshold Voltage보다 큰 전압을 인가하면 Source와 Drain사이에 전류가 흐르게 된다. ... Gate에 Threshold Voltage보다 낮은 전압을 인가하면 Source와 Drain사이에 전류가 흐르게 된다.

  리포트 | 15페이지 | 2,000원 | 등록일 2020.11.26 | 수정일 2020.11.29

  다운로드 장바구니
• 

  아주대 논리회로실험 실험4 Multiplexer & Demultiplexer 예비보고서

  IC Gate 구성도를 확인하면 한 개의 입력(An)을 가진 NOT Gate 6개로 구성되어있고, 입력값에 해당하는 output의 결과를 Yn에 해당하는 핀에 출력한다. ... IC Gate 구성도를 확인하면 세 개의 입력(nA, nB, nC)을 가진 AND Gate 3개로 구성되어있고, 입력값에 해당하는 output의 결과를 nY에 해당하는 핀에 출력한다 ... .- 74HC04다음 그림은 74HC04칩의 IC Gate 구성도이다.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.05.07 | 수정일 2021.07.23

  다운로드 장바구니
• 

  T-CAD를 활용한 NMOS 설계

  Material of Gate/Source/Drain 4. ... Geometry (Oxide Thickness, Gate Length)03 설계 과정설계 과정 03. go athena line x loc=0 spac =0.5 line x loc= ... 처음 설계 주제를 봤을 때 “ Vds 와 Vgs 는 일정하니까 전류공식에 따라 Gate Length 를 줄이면 Vth 도 줄어들고 Id 도 증가하겠네 ” 라고 생각을 했다 .

  리포트 | 38페이지 | 3,500원 | 등록일 2021.03.03

  다운로드 장바구니
• 

  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  다시 말하면 하드웨어를 묘사하기 위한 언어로 하드웨어를 구성할 시에 일일이 모든 gate(AND gate, OR gate, XOR gate, NAND gate)등을 그림으로 그리는 ... Primitive 및 각종 구문이 들어가는 몸체로 구성되어 있다.(2) gate primitiveExample of Gate PrimitiveandU1(out1, a, b)nand ... 예상 결과① 비트연산자② Gate_Primitive③ Behavioral modeling1.

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

  다운로드 장바구니