"디지털논리회로실험보고서" 검색결과 41-60 / 882건

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  서강대학교 디지털논리회로실험 5주차 결과보고서

  Subtractor(감산회로)는 어떤 수의 2’s complement를 더함으로 구현하거나 subtractor의 구현을 통해 수행할 수 있다.ALUs(연산회로)는 여러 연산 및 논리 ... 배경이론 및 실험방법비교회로(Comparator)는 두 binary 수의 비교를 통해 판단하는 회로이다.Adder(가산회로)는 두 개의 1-bit를 더해 2-bit의 합을 출력한다. ... 실험목적1) Exclusive-OR회로를 이용한 비교회로의 구현 및 동작원리 이해2) 기본 gate를 이용한 half-adder 및 full-adder의 구현 및 동작원리 이해-ISE를

  리포트 | 13페이지 | 1,000원 | 등록일 2021.10.02

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  서강대학교 디지털논리회로실험 3주차 결과보고서

  Decoder는 하나의 code체계를 다른 code 체계로 변환하는 논리회로이다. ... 배경이론 및 실험방법회로를 수식으로 나타낼 때 직접적으로 최소화하는 것은 비효율적이다. 더 효율적인 방법의 예는 Karnaugh map이 있다. ... 이 소자의 경우, 한번에 한개의 요청에 대해서만 동작하는데, 복수의 요청이 동시에 들어오는 경우를 대비해 각 입력에 우선 순위를 할당해 놓는다.실험은 주어진 회로를 브래드보드에 나타낸

  리포트 | 8페이지 | 1,000원 | 등록일 2021.10.02

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  서강대학교 디지털논리회로실험 - 실험 2. Digital Logic Gates 결과 보고서

  디지털논리회로실험서강대학교 전자공학과2017년 2학기 결과레포트실험2. Digital Logic Gates실험2. Digital Logic Gates1. 실험목적1. ... 실험 1-DInverter를 만든 회로로 출력은 입력의 반대 논리값이 나올 것으로 예상된다.?실험 1-Fsimulated load가 영향을 미치지 않을 것이다.? ... NOT 게이트, 즉 Inverter를 만든 회로로 출력은 입력의 반대 논리값이 나왔다.?

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  디지털 논리회로 실험 2주차 기본 논리 게이트 (NAND, NOR, XOR Gate) 결과보고서

  디지털 논리회로 설계 및 실험결과보고서주제 : NAND, NOR, XOR GATE 및 응용소속: 공과대학 전자전기공학부수업: X X,X XXX 교수님 XXX 조교님제출 일자: 20XX년 ... 지금까지 실험한 기본 논리 게이트들의 핀의 위치는 대부분 핀 1,2번이 입력값이고 핀 3번이 출력값이었는데, 4.1.2 실험 때 쓰이는 NOR 게이트는 다른 논리 게이트들과 달리 3번 ... 결론이번 실험에서는 기본 논리게이트 중 NAND, NOR, XOR 게이트 각각의 진리표의 진위를 확인해보고, 이 3가지 게이트들의 각각의 특성들을 파악할 수 있었다.

  리포트 | 11페이지 | 2,000원 | 등록일 2022.04.21

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  서강대학교 디지털논리회로실험 - 실험 2. Digital Logic Gates 예비 보고서

  디지털논리회로실험예비 보고서[2주차]실험 2. Digital Logic Gates1. ... 관련 이론1) TTL (Transistor Transistor Logic)반도체를 이용하여 구현한 논리회로의 한 종류이다. ... [그림 5]와 같이 Anode(+)에 서 Cathode(-) 쪽으로 전류가 흐르며 회로에서 사용시 방향에 주의해야한다.[그림 5] 1N41484.

  리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  디지털 논리회로 실험 2주차 기본 논리 게이트 (NAND, NOR, XOR Gate) 예비보고서

  디지털 논리회로 설계 및 실험예비보고서주제 : 기본 논리 게이트 (NAND, NOR, XOR Gate)소속: 공과대학 전자전기공학부수업: X X,X XXX 교수님 XXX 조교님제출 ... 실험 목적NAND, NOR, XOR, 등 논리게이트의 특성 및 응용에 대해 학습한다.2. 실험 이론? NAND, NOR, XOR 연산? NAND? ... 실험을 통해 이 회로가X=A+BC와 같은 회로임을 확인하고 아래 표에 그 결과를 기록하시오.ABCX0000010010111111[그림 7X=bar{ bar { A+B}+bar { A

  리포트 | 13페이지 | 1,500원 | 등록일 2021.04.22

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  서강대학교 디지털논리회로실험 - 실험 8. Multiplier Design 결과 보고서

  디지털논리회로실험(EEE2052-01)서강대학교 전자공학과2017년 2학기 결과레포트실험8. Multiplier Design1. ... 실험개요1) 4비트 곱셈기의 구조와 원리를 이해한다.2) 팀 단위로 디지털 회로 설계하는 방법을 이해 한다2. 퀴즈 답안지 및 정답-퀴즈 없음3. 실험노트-실험 노트 없음4. ... 이 것은 회로가 단순하고 직관적인 장점이 있지만, partial product가 많아 연산 속도가 느리고 음수의 곱셈은 불가하다는 단점이 있었다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  홍익대_디지털논리회로실험_1주차 예비보고서_A+(분반 보고서점수 1등)

  디지털 논리실험 및 설계 1주차 예비보고서실험 준비1.1 AND 게이트7408의 datasheet를 읽는 법을 간단하게 서술하고 기본 실험 (1)의 회로를 어떻게 결선하여야 하는지 ... VCC에서 GND로 어떠한 구성 요소 없이 바로 전류가 흐르기 때문에 과열될 수 있고 화재나 폭발 가능성이 있다..1.3 기본 실험 (4)의 회로를 구현하시오.1.4 응용 실험 (2 ... )의 회로를 구현하시오.1.5 응용 실험 (3)의 결과를 예상해보고 본인의 생각을 서술하시오.VCC와 GND를 결선하지 않으면 칩이 작동하지 않아 실험을 진행할 수 없을 것이다.2.

  리포트 | 5페이지 | 1,500원 | 등록일 2024.05.15

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  서강대학교 디지털논리회로실험 - 실험 7. Finite State Machines 예비 보고서

  디지털논리회로실험예비 보고서[8주차]실험 7. Finite State Machines1. ... 실험 목적1) Finite state machine (FSM) 회로를 설계하고 분석할 수 있는 능력을 갖춘다.2) Mealy와 Moore state machine을 구분하고 각각의 ... 실험 과정 및 예상 결과1) 중간고사 1-(a)번의 회로를 TTL과 FPGA(schematic)로 구현하여 동작 확인최소화된 상태표 및 카르노맵을 각각 [표 2]와 [그림 7]에 나타내었다

  리포트 | 12페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 7. Finite State Machines 결과 보고서

  디지털논리회로실험결과 보고서[8주차]실험 7. Finite State Machines1. ... 실험 결과 및 분석1) 중간고사 1-(a)번의 회로를 schematic으로 구현하여 시뮬레이션이번 실험에서는 schematic으로 그린 회로를 키트에 FPGA로 구현하지 않고, 시뮬레이션으로 ... 실험 개요1) Finite state machine (FSM) 회로를 설계하고 분석할 수 있는 능력을 갖춘다.2) Mealy와 Moore state machine을 구분하고 각각의

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  [A+, 에리카] 2021-1학기 논리설계및실험 디지털IC 개요, 조합논리회로 실험결과보고서

  특히 논리적이고, 계산이 가능한 쉬운 모델 로 설계가 용이하기에 아날로그보다 디지털을 이용하여 대부분의 설계가 이루어짐을 알 수 있다.  회로의 종류 - 논리회로 : 논리 게이트를 ... 이용하여 구성된 회로이다. - 조합논리회로 : 오로지 입력에 의해서만 출력이 결정되며 따로 메모리를 갖고 있지 않은 회로이다. - 순차논리회로 : 입력과 현재의 상태에 의해 출력이 ... 결정되며 조합논리회로와 달리 메모리 에 회로의 상태를 저장하는 회로이다.  Boolean Algebra(부울 대수) 이진 변수의 논리 동작을 다루는 산술연산 ① Boolean product

  리포트 | 11페이지 | 2,500원 | 등록일 2023.02.28

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  서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

  디지털논리회로실험결과 보고서[3주차]실험 3. Decoders and Encoders1. ... 달라지므로 실제 더 복잡한 회로를 설 계할 때는 이를 고려하여 최적의 구현 방법을 찾는 것이 중요할 것이다.실험 2에서는 [표 3]의 7-segment decoder를 TTL 소자를 ... 과정 1-A ~ 1-C에서 각기 다른 방법으로 [표 1]의 진리표를 만족하는 논리 회로를 구현해 보았는데, 같은 논리 기능을 하는 등가 회로라도 구현 방법에 따라 cost와 complexity가

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 예비 보고서

  디지털논리회로실험예비 보고서[3주차]실험 3. Decoders and Encoders1. ... 따라서 논리 회로는 [그림 7]과 같이 구현될 수 있다.[그림 6] [그림 7]② Priority encoderencoder의 입력에 우선 순위를 부여한 논리 회로이다. ... 관련 이론1) Decoder하나의 코드 체계를 다른 코드 체계로 변환하는 논리 회로이며 일반적으로 입력이 출 력에 비해 더 적은 bit수를 갖는다.

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  서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 결과 보고서

  디지털논리회로실험결과 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. ... 실험 노트 : 별첨 #24. 실험 결과 및 분석1) 과정 1~4실험 키트의 ROM에 저장된 데이터를 확인하였다. 회로는 [그림 1], [그림 2]와 같다. ... 회로는 [그림 5], [그림 6]과 같다.

  리포트 | 6페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 결과 보고서

  회로를 TTL 소자로 구현한다.회로 설계의 경우 예비 보고서와 다른 회로로 설계하였다. ... 디지털논리회로실험(EEE2052-01)서강대학교 전자공학과2017년 2학기 결과레포트실험4. Multiplexer, Demultiplexer and Comparator1. ... . multiplexer의 경우 예비 보고서에서 2-input 게이트로 설계하여 많은 선과 복잡할 것이라고 예상하였지만 3-input nand gate와 4-input nand gate로

  리포트 | 18페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 예비 보고서

  디지털논리회로실험예비 보고서[4주차]실험 4. Multiplexer, Demultiplexer and Comparator1. ... [그림 19][그림 20]4) Exclusive-OR 회로 구현실험에서는 [그림 11]의 회로 대신 NAND gate를 사용하여 [그림 21]과 같이 회로를 구현한다. ... [그림 6]3) DemultiplexerMultiplexer와는 정 반대의 기능을 하는 논리 회로이다. 1개의 입력을 여러개의 출력 들 중 하나로 내보낸다.

  리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 예비 보고서

  디지털논리회로실험예비 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. ... 회로 설계 관점에서는 n개의 입력과 b개의 출력을 갖는 조합논리회로로 볼 수도 있다. [그림 1]은 이러한 ROM의 일반적인 구조를 나타낸다. ... 이번 실험에서는 동작의 이해와 사용이 쉬운 SRAM을 이용한 다. 전원이 제거되면 저장된 데이터는 지워진다. [그림 6]에 RAM의 기본적인 구조를 나타내었다.

  리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 21년도 디지털논리회로실험 프로젝트 3단계 보고서 (A+자료)

  디지털논리회로실험 프로젝트 보고서 – 가위바위보 게임(3단계)1. ... 동작 결과 및 설명전체적인 동작을 확인해보자.일단 전체적인 회로 구성은 위 사진과 같다. Idle 상태이기에, 4-digit display는 ‘-- ... IDLE은 RESET 버튼이 눌리면 구현되는 동작으로, 4digit-7segement display에 가로줄 4개가 display되며 모든 동작이 중단되는 상태이다.

  리포트 | 26페이지 | 3,000원 | 등록일 2022.09.18

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  서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

  디지털논리회로실험결과 보고서[5주차]실험 5. Arithmetic comparator, Adder and ALU1. ... 이는 [그림 15]의 adder/subtractor unit을 통해 구체적으로 구현된다.실험 4)에서는 실험 1) ~ 3)의 회로를 VHDL로 설계하고 FPGA로 구현하였다. ... 실험 결과 및 예상 결과와의 비교 분석1) 3-bit arithmetic comparator 설계두 3비트 2진수 A, B의 크기를 비교하는 회로를 [그림 1]과 같이 설계하였다.

  리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 예비 보고서

  실험 목적1) Arithmetic comparator를 기본 게이트 및 VHDL로 구현한다.2) 1-bit full adder를 기본 게이트 및 VHDL로 구현한다.3) 3-bit ... 이처럼 두 1-bit 2진수의 덧셈을 하는 회로를 half-adder라 한다. 회로도와 Graphical Symbol을 각각 [그림 2]과 [그림 3]에 나타내었다. ... [그림 1]에 회로도를 나타내었다.2) Half-Adder두 1-bit 2진수의 덧셈 결과는 [표 1]의 진리표와 같다.

  리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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