"쿼터스2" 검색결과 41-60 / 354건

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  VHDL실습 상태머신 설계

  클락이 rising edge일 때 상태가 변한다. s0일 때는 s1, s1일 때는 s2, s2일 때는 s3.. ... ) ADC제어기(7) ADC Model2.실습내용(1) BCD Counter(2) Gray Code Counter(3) Dual Counter(4) Stepping Motor(5) ... >S2->S0 순으로, 시계방향으로 돌아가고 dir=0이면 S3->S2->S1->S0->S3 순으로, 반시계방향으로 돌아간다.(6) ADC제어기왼쪽그림은 오른쪽 그림과 같이 ADC제어기를

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  #5 디지털실험 예비

  [느낀점]저번주 예비레포트에서는 요즘 3학년 학생들 사이에서 논란이 되고있는, 쿼터스 최신버젼으로 완성을 하고 제출을 하였다. ... 하지만 이번과제는 대세를 따라 쿼터스 II 9.1로 버전을 Down Grade하여 과제를 하는데, 문제는 이젠 이버젼의 시뮬레이션 돌리는법을 몰랐었던 것이다. ... 7-Segment에 4-bit 2진수코드를 BCD 로 나타낸다. (0~15)2진법의 스위치를 1부터 15까지 이동하였을 때 모든 7-Segment값이 순차적으로 잘 나왔다.

  리포트 | 7페이지 | 1,000원 | 등록일 2013.12.12 | 수정일 2014.04.22

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  VHDL실습 메모리(ROM,RAM)설계

  VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1.서론( ... DATA_OUT : read datasignal2.실습내용signal을 이용한 시프트레지스터 설계는 다음과 같다.6번째 줄~12번째 줄? ... ROM 설계Address = 2bit (4번지이므로)위의 그림과 같은 4byte Read Only Memory를 설계한다. 총 32bit로 4byte이다.입출력포트입력신호?

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

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  디지털실험 설계- BCD 7 세그먼트 설계보고서

  이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로 변환되며 input값을 입력하고 ... 그 다음 주기에서는 2와 5의 출력이 0이고 표시기는 숫자 5를 출력하게 된 다.2. ... 설계 과정○ 커터스를 이용한 회로도 구성- 설계 과정에서 구성해낸 회로도를 쿼터스를 이용하여 코딩한 후modelsim 과 연동하여 시뮬레이션을 실행하도록 한다.○ modelsim을

  리포트 | 5페이지 | 1,000원 | 등록일 2012.03.09

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  VHDL을 이용한 세계시계 구현

  현재시간 표시o 6개의 7-segment이용 첫 두자리는 시, 다음 두자리는 분, 다음 두자리는 초를 나타낸다.2. ... segment3, segment4를 통해 출력을 하게 된다.이는 최종적으로 8개의 7-segment와 한 개의 Green LED에 출력된다.2. ... Input : [mode], [set, start, stop], [reset]에 사용하는 push button 3개와 50MHz 클럭을 100Hz로 분주하여 사용한다.2.

  리포트 | 16페이지 | 4,000원 | 등록일 2012.05.18

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  VHDL을 이용한 digital watch 설계

  실습명 : Digital Watch2. 실습 목표? 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.? ... 시뮬레이션 및 실습① 2x1 MuxⓐVHDLAnd, Or, Not게이트를 하위디자인으로 설계된 2x1Mux의 VHDL이다. ... 그 외 2x1 Mux를 이용하여 시간을 세팅할수있는 Set 모드와 평상동작모드인 Run 모드로 구분하여 구현할수 있다.ⓐ 1초발생기DE2에서 생성되는 CLK는 50MHz인데 이것을

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  디지털실험 - 4비트 전감가산기 설계 예비레포트

  ◈ 4비트 전감가산기-설계예비-2조 2008065321권태영1. 설계 이론ALU는 산술 연산회로와 논리 연산회로로 나누어진다. ... modelsim을 이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로 변환되며 input값을

  리포트 | 4페이지 | 1,000원 | 등록일 2012.03.09

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  디지털실험 - 4비트 전감가산기 설계 결과레포트

  설계 과정○ modelsim을 이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로 ... ◈ 4비트 전감가산기-설계결과-2조 2008065321권태영1. ... 두 가지가 동시에 1로 되는 경우는 없으므로 or 게이트를 통과시키게 된다.반감산기는 반가산기와 마찬가지로 두 개의 수에 대한 감산기 이고, 전감산기는 두개의 2진수의 뺄셈은 감수의

  리포트 | 6페이지 | 1,000원 | 등록일 2012.03.09

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  VHDL을 이용하여 다양한 state machine 설계

  SW0은 리셋이고 Key3이 CLK , LEDR3~LEDR0이 2진수의 각 자리를 뜻한다.2) Gray의 DE2보드 동작확인핀설정은 다음과 같다. ... BCD코드(Binary Coded Decimal)2진화 10진수란 뜻으로 10진 숫자를 2진코드로 표현하는 한 가지 방법이다. ... 실습명 : State Machine 설계하기2.

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL 디지털 시계 digital watch

  왜냐하면 쿼터스에 내장되어 있는 시뮬레이터의 최대 시뮬레이션 가능 시간이T _{max} =100us 이기 때문이다. ... 즉, clk의 high부분은 0.5초, low 부분도 0.5초를 의미한다.쿼터스 프로그램을 1초 생성기 시뮬레이션을 돌릴 수 없다. ... 사용할지는 설계하는 사람(리더)이 결정한다.Top Entity Schematic장점: 심볼 형태->한눈에 알아보기 쉬움즉, 전체적 구성을 알기 쉬움단점: 복잡하고 Top Disign은 쿼터스

  리포트 | 15페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.14

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  4자리 2진수 가산기, 감산기 설계결과보고서

  하지만 쿼터스를 통하여 시뮬레이션 한 결과 이론과 동일한 결과를 얻었기 때문에 설계가 성공적이었다고 볼 수 있고, 또한 8421은 쿼터스와 IC소자를 이용하여 출력 파형을 비교하여본 ... 여기서 C=1이면S _{3} S _{2} S _{1} S _{0}가1010 _{2}이상인 경우이고, C=0이면S _{3} S _{2} S _{1} S _{0}가1001 _{2}이하인 ... 같이 구할 수 있다.A _{3} A _{2} A _{1} A _{0} `+`B _{3} B _{2} B _{1} B _{0} =S _{4} S _{3} S _{2} S _{1} S

  리포트 | 8페이지 | 3,000원 | 등록일 2013.07.01

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  [2018 글로벌경제생태계4공통][교재중점] <교재 5장 유비쿼터스>를 읽고 느낀 점을 적으세요.

  유비쿼터스의 구현2. 유비쿼터스의 개념3. 유비쿼터스 환경의 특징4. 이상적인 서비스 환경5. 유비쿼터스 프로젝트의 사례6. 유비쿼터스 기술7. 유키쿼터스 기기Ⅲ. ... 유키쿼터스 기기유비쿼터스 기술은 수없이 다양한 기기장치에 적용되고 있고 계속적으로 개발되고 있다. ... 실제 예로 교통, 기상, 금융, 위치추적 등이 인간 중심기능과 인터페이스로 전환되어 서비스 되고 있다.2.

  방송통신대 | 7페이지 | 3,000원 | 등록일 2018.10.08

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  VHDL로 구현한 디지털시계 (EP1C6Q240C8)

  리포트 | 2,000원 | 등록일 2015.09.19 | 수정일 2019.06.10

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  8비트 가산기 디지털회로실험 예비보고서

  001111100100010010200110000110301001001100401010100100501101100000601110001111710000000000810010000110910100011000X10110001100X11000001100X11010101100X11101010100X1111010000X결과 진리표7-세그먼트 디코더 datasheet지난 실험에서 7-세그먼트 디코더 회로를 쿼터스2 ... 디지털회로실험 사전보고서-Lesson 8 8비트 가산기□ 시뮬레이션7-세그먼트 시뮬레이션Verilog HDL 코드시뮬레이션 결과입력값출력값숫자4(D)3(C)2(B)1(A)abcdefg0000

  리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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  계산기(Calculator) 설계 (쿼터스 설계)

  또한 Select 단자는 T2 타이밍에서는 데이터를 직접 입력받고 , 그 외에는 연산결과를 그대로 보내주면 되므로 /T2 + T4 + T6 으로 연결해주었다. ... HALT; /(state diagram - 타이밍 흐름)clock 1, 2, 3, 4는 제어 1, 2, 4, 6이 Register값을 변경하기 때문에 필요하다.여기서 세미콜론은 이것 ... IR ← SIR;; / instruction Fetch/ clock1T2.

  리포트 | 7페이지 | 2,000원 | 등록일 2015.01.27

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  VHDL실습 VGA Pattern Generator

  2 ^{8} TIMES 2 ^{8} _{{} ^{{} ^{{} ^{{} ^{{} ^{{} ^{{} ^{{} ^{{} ^{{} ^{}}}}}}}}}}} =2 ^{24}으로 빛의 색을 ... 픽셀을 카운트한 것을 출력포트로 연결해서 VGA_state2로 전달한다. ... 표현할 수 있다.(2) display기본구조display의 기본구조는 다음과 같다.

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 디지털 시계

  . 2x1 mux에는 and gate2개와 or gate1개, not게이트가 필요하므로 계층적으로 구조화 하여 설계한다. ... 그럼 위 과정의 순서대로 디지털시계를 설계하는 것을 적어보려 한다.2.실습내용2x1 MUX프로젝트를 새로 생성할 때, 평소에는 다음과 같은 창에서 그냥 넘어 갔지만 지금은 component문을 ... 보드 상에 시각을 fnd로 표현하기 위해 설계해야 한다.그런데, ①번의 2x1 MUX 에서도 디지털시계를 설계할 때와 같은 방식으로 component문을 사용하여 구조화 하여야 한다

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  디지털 회로 실험 / 인터비젼 / 예윤해, 정연모, 송문빈 / 8장(8비트 가산기) 결과보고서

  실험이 회로 구성이 오래 걸리고 실험결과 역시 많아서 시간이 걸렸지만, 쿼터스 시뮬값과 사전 조사해온 논리값을 기준으로 실험을 하였고, 0.1∼0.5V정도의 오차가 발생하엿다. ... Cin을 입력하고 다시 실험하고 실험결과는 사전 조사해온 논리 값과 쿼터스를 이용하여서 확인 하였고, 오차는 회로 구현 시 선과 프로브나 외부 적인 이유로 0.1∼0.5v정도의 오차가 ... 디지털 회로 실험(5장 결과보고서)과 목 명 :디지털 회로 실험학 과 :학 번 :이 름 :결 과 보 고 서< 실험 8 : 8비트 가산기 >실험(1) 4비트 가산기.입 력출 력A1A2A3A4B1B2B3B4S1S2S3S40010110100.0820.0910.0930.0920

  리포트 | 4페이지 | 1,000원 | 등록일 2009.05.07

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  4비트 가감산기 설계 보고서

  그리고 쿼터스를 이용하여 회로를 설계하고 확인하는 것이기 때문에 쿼터스에 대한 사용법도 알고 있어야 한다.▶ 결론쿼터스2의 Verilog를 사용하여 제어 신호로 가/감산을 설정하고, ... 이것은 쿼터스2로 코드를 짠 뒤 쿼터스에서 지원하는 모델심을 이용하여 결과를 확인해도 되고 아니면 알테라에서 지원하는 Altera U.P. ... ( S[2], w2, in_A[2], in_B[2], w1, AnS);AddnSub_adder a3 ( S[3], C, in_A[3], in_B[3], w2, AnS);endmodulemodule

  리포트 | 4페이지 | 1,500원 | 등록일 2014.05.19

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  FPGA를 이용한 디지털 시스템 설계(인하대) 기말 프로젝트 볼링 점수 계산기 보고서

  .* 파일 사용법 *FPGA 기말 프로젝트 파일 이용법입니다.우선 전체 파일을 압축을 풀어줍니다.그 후에 쿼터스2가 깔려있는 드라이브에 (C드라이브에 깔려있으면 C드라이브에, D드라이브에 ... 70 보드가 연결되어 있으면 바로 Ctrl + L 을 누르면 모든 컴파일이 완료됩니다.이후 프로그래머를 통해 DE2-70 보드에 프로그램을 넣어주면 프로그램이 실행됩니다.핀맵핑도 모두 ... 깔려있으면 D드라이브에)finalproject 파일의 압축을 풀어줍니다.finalproject폴더 - realfinal폴더 - realfinal.qpf 파일 실행이 상태에서 만약 DE2-

  리포트 | 10,000원 | 등록일 2015.09.29 | 수정일 2016.12.01

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