"쿼터스2 가산기" 검색결과 1-18 / 18건

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  디지털실험 - 4비트 전감가산기 설계 예비레포트

  ◈ 4비트 전감가산기-설계예비-2조 2008065321권태영1. 설계 이론ALU는 산술 연산회로와 논리 연산회로로 나누어진다. ... 논리 연산은 선택단자 S1과 S0의 값에 의해 AND, OR, XOR, 보수 등의 기능을 수행한다.※ 전가산기, 전감산기(진리표, 논리식, 회로도)- 전가산기- 전감산기※ 4bit-adder ... 입력하고 시뮬레이션을 돌리면 시뮬레시션 결과를 얻을 수 있다.① S=1 (감산기)② s=0 (가산기)

  리포트 | 4페이지 | 1,000원 | 등록일 2012.03.09

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  디지털실험 - 4비트 전감가산기 설계 결과레포트

  ◈ 4비트 전감가산기-설계결과-2조 2008065321권태영1. ... 두 가지가 동시에 1로 되는 경우는 없으므로 or 게이트를 통과시키게 된다.반감산기는 반가산기와 마찬가지로 두 개의 수에 대한 감산기 이고, 전감산기는 두개의 2진수의 뺄셈은 감수의 ... 이 회로는 3개의 입력과 2개의 출력을 가진다.이들을 토대로 4비트 전가산기 및 전감산기 회로를 구성해 본 후, 각각의 단자 전압을 체크하였더니 약 20mV∼40mV 사이의값들은 0이

  리포트 | 6페이지 | 1,000원 | 등록일 2012.03.09

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  4자리 2진수 가산기, 감산기 설계결과보고서

  명제74H87과 74LS83을 써서 4자리 2진수를 가산과 함께 감산할 수 있는 회로를 설계하고, 8421 가산기를 설계하라.2. ... 결과 보고서(4자리 2진수 가산기, 감산기)과 목하이브리드 설계교 수 님이영훈 교수님조10조이 름박상웅, 허성원학 번20080811, 20080853제 출 일13. 05. 16.목 ... 내부에 가산기가 4개 존재하고 처음과 마지막단의 가산기에 캐리어(C)를 입력, 출력 할 수 있다.

  리포트 | 8페이지 | 3,000원 | 등록일 2013.07.01

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  8비트 가산기 디지털회로실험 예비보고서

  디지털회로실험 사전보고서-Lesson 8 8비트 가산기□ 시뮬레이션7-세그먼트 시뮬레이션Verilog HDL 코드시뮬레이션 결과입력값출력값숫자4(D)3(C)2(B)1(A)abcdefg0000 ... 001111100100010010200110000110301001001100401010100100501101100000601110001111710000000000810010000110910100011000X10110001100X11000001100X11010101100X11101010100X1111010000X결과 진리표7-세그먼트 디코더 datasheet지난 실험에서 7-세그먼트 디코더 회로를 쿼터스2

  리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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  디지털 회로 실험 / 인터비젼 / 예윤해, 정연모, 송문빈 / 8장(8비트 가산기) 결과보고서

  디지털 회로 실험(5장 결과보고서)과 목 명 :디지털 회로 실험학 과 :학 번 :이 름 :결 과 보 고 서< 실험 8 : 8비트 가산기 >실험(1) 4비트 가산기.입 력출 력A1A2A3A4B1B2B3B4S1S2S3S40010110100.0820.0910.0930.0920 ... 구현하여 동작하는 실험이였다. 4비트 가산기는 최 하위 입력캐리 Cin의 입력이 들어오고 2개의 4비트의 수를 병렬로 계산하는 실힘이였다.실험 시 계산되는 2개의 4비트 수만 생각 ... 하위의 4비트 가산기의 Cout을 상위 4비트 가산기의 Cin으로 입력하여 상위 4비트 가산기의 하위 입력캐리를 발생시켰다.

  리포트 | 4페이지 | 1,000원 | 등록일 2009.05.07

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  [디지털회로실험] (실험2) AND, OR, NOT 게이트 // (실험3) NAND, NOR, XOR 게이트 // (실험4) 반가산기, 전가산기, 전감산기

  시뮬레이션 결과실험4-(1) 반가산기 동작 확인? 회로도? 시뮬레이션 결과실험4-(2) 전가산기 동작 확인? 회로도? 시뮬레이션 결과실험4-(3) 전감산기 동작 확인? 회로도? ... 실험2-(1) AND 게이트의 동작 확인? 회로도? 시뮬레이션 결과실험2-(2) OR 게이트의 동작 확인? 회로도? 시뮬레이션 결과실험2-(3) NOT 게이트의 동작 확인? ... 시뮬레이션 결과실험2-(4) 응용회로 동작 확인? 회로도? 시뮬레이션 결과실험3-(1) NAND 게이트 동작 확인? 회로도?

  리포트 | 8페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  4비트 가감산기 설계 보고서

  가산/감산을 결정함wire w0, w1, w2;// 게이트에서 나오는 출력선//가감산기를 불러옴.. ... 그리고 쿼터스를 이용하여 회로를 설계하고 확인하는 것이기 때문에 쿼터스에 대한 사용법도 알고 있어야 한다.▶ 결론쿼터스2의 Verilog를 사용하여 제어 신호로 가/감산을 설정하고, ... 이것은 쿼터스2로 코드를 짠 뒤 쿼터스에서 지원하는 모델심을 이용하여 결과를 확인해도 되고 아니면 알테라에서 지원하는 Altera U.P.

  리포트 | 4페이지 | 1,500원 | 등록일 2014.05.19

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  쿼터스를 이용한 전가산기와 8421 가산기(BCD가산기)를 설계 보고서

  동작원리1) 전가산기 전가산기(Full Adder)는 캐리입력까지도 취급할 수 있는 가산기 즉, 3자리의 2진수를 가산할 수 있는 가산기이다.2) BCD 가산기2진화 10진수는 4비트로 ... 설계 순서1) Quartus tool을 이용하여 전가산기를 설계2) 전가산기 Simulation 파형 동작확인2) 전가산기 회로를 이용하여 8421 가산기 설계3) BCD 가산기 Simulation ... 명 제- Quartus tool을 이용하여 전가산기와 8421 가산기를 설계하라.2.

  리포트 | 9페이지 | 1,000원 | 등록일 2011.06.21 | 수정일 2015.12.26

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  [디지털회로실험] (실험5) 멀티플렉서, 디멀티플렉서, 엔코더, 디코더 / (실험6) 7-세그먼트 디코더

  시뮬레이션 결과실험 5-(2) 74133 TTL(4 to 1 멀티플렉서) 동작 확인? 회로도?

  리포트 | 3페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  BCD 가산기 (7483, 전가산기 두가지방법) 쿼터스

  설계 순서1) Quartus tool을 이용하여 전가산기를 설계2) 전가산기 Simulation 파형 동작확인2) 전가산기 회로를 이용하여 8421 가산기 설계3) BCD 가산기 Simulation ... 명 제Quartus tool을 이용하여 전가산기와 8421 가산기(BCD가산기)를 설계하라.2. ... 동작원리1) 전가산기전가산기(Full Adder)는 캐리입력까지도 취급할 수 있는 가산기 즉, 3자리의 2진수를 가산할 수 있는 가산기이다.위의 회로는 전가산기의 회로를 알기 위해

  리포트 | 14페이지 | 3,000원 | 등록일 2011.12.03 | 수정일 2021.04.11

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  7487,7483 을 이용한 4자리 2진 감가산 회로 설계 (진보01기)

  명 제- Quartus tool을 이용하여 74H87와 74LS83 IC를 사용하여 4자리 2진수를 가산과 함께 감산 할 수 있는 회로를 설계한다.2. ... 목 적1) 진-보-0-1 기의 동작을 이해한다2) Quartus tool을 이용하여 4자리 2진수의 가감산회로를 설계한다. 3. ... 디지털 계산에 있어서 가산은 보수 없이 계산이 가능하나 감산을 할 때는 빼주는 수를 보수를 취하여 가산하게 되는 방법으로 하게 된다 이를 위하여 진-보-0-1기를 이용하는데 감산을

  리포트 | 5페이지 | 2,500원 | 등록일 2011.12.03 | 수정일 2021.04.11

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논문의 결과를 참조한 결과 파이프라인 전가산기를 사용한 8단 파이프라인 곱셈기는 지연 시간이 0.34ns로 그냥 Modified Booth 곱셈기에 비해 성능이 4.38배 높다.karatsuba ... 설계 목적- 8비트 2진수 입력 2개를 받아들여 곱셈을 하고 16비트 2진수의 결과값을 만들어 내는 곱셈기 구현 (8bit 입력의 Multiplier HDL(VHDL) 구현 및 FPGA ... 프로그램을 설치한다.기본적인 모델심 사용법과 쿼터스 프로그램 사용법에 대한 설명.설치경로에 한글이 들어가면 오류가 뜰수 있다는 조교님의 설명대로 설치 경로에는 한글이 들어가지 않도록

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  [토끼] Adder(가산기), HA회로, FA회로, 2 Digit Adder, 2 Digit Adder-Subtractor 설계 및 VHDL검증

  김지형 알테라 보드, 쿼터스 사용법 알려주기? 예비 레포트 보조? 실험 3,4번 납땜 및 측정? 쿼터스 스키메틱 전담? 알테라 보드 사용 및 결과 확인? ... 반덧셈기 2개로 전덧셈기의 기능을 수행할 수 있다.1) HA(Half Adder, 반가산기)HA(반가산기)는 두 2진수의 합을 생성하는 산술회로이다. ... 기초 전자 공학 실험2실험날짜:조 :조원:1.TitleAdder(가산기)2.Name구 분학 번이 름역 할 분 담? 예비 레포트 작성? 결과 보고서 작성 및 납땜 1,2번 납땜?

  리포트 | 42페이지 | 5,000원 | 등록일 2011.04.11 | 수정일 2020.07.10

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  반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

  자일링스(or쿼터스)라는 프로그램 사용법 역시 한번쯤은 숙지할 필요가 있는 것 같다.◆ 결론프로젝트에서 설계한 회로의 종류는 작게는 반가산기(half adder)와 전가산기(full ... 반가산기는 2개의 입력으로 2개의 출력을 내보내는 회로이고, 전가산기는 3개의 입력과 2개의 출력을 내보내는 회로이다. 4비트 가산기와 가감산기는 전가산기 4개를 묶은회로 형태로 4비트 ... 반가산기와 전가산기의 원리를 이해하고, 진리표를 이용해 식을 도출해낸다.2. 카르노 맵으로 간략화를 한다.3.

  리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10

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  디지털 회로 실험 / 인터비젼 / 예윤해, 정연모, 송문빈 / 9,10장(8비트 동기식 카운터, 8비트 시프트 레지스터) 결과보고서

  하위의 4비트 가산기의 Cout을 상위 4비트 가산기의 Cin으로 입력하여 상위 4비트 가산기의 하위 입력캐리를 발생시켰다. ... < 실험시 구현회로 >결과 및 고찰8비트 가산기실험은 4비트 가산기 두 개로, 실험을 하였다. ... 카운터가 4bit카운터여서 0 ~ 15까지 값이 출력되고 7세그먼로 값이 나오는데 10부터는 숫자가 아닌 다른모양의 불이 나오는데 진리표에 나온데로 나왔다.실험(2) 8비트 가산기.입

  리포트 | 6페이지 | 1,000원 | 등록일 2009.05.07

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  디지털논리회로실습-6장 병렬가산기 및 감산기

  병렬 가산기)을 사용하여 4Bit 2진 병렬 가산기, 4Bit 2진 병렬니다. ... [그림 B]3.4 BCD 가산기① 4 bit BCD Code 2개 (A1 A2 A3 A4, B1 B2 B3 B4)를 가산하는 회로를 4 bit 2진 병렬 가산기 7483 칩 하나와 ... ::2.3 4Bit 2진 병렬 가산/감산기74LS83 2개와 Exclusive-OR 게이트를 이용하여 4Bit 2진 병렬 가산/감산기를 구현 할 수 있다.

  리포트 | 14페이지 | 1,500원 | 등록일 2008.12.08

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  vhdl을 이용한 32비트 감가산기

  (2) fulladder를 사용한 N비트 리플 캐리 가산기 VHDL 소스 코드-- n_adder.vhd 파일 --library ieee;use ieee.std_logic_1164.all

  리포트 | 11페이지 | 1,000원 | 등록일 2007.01.19

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  quartus를 이용하여 반가산기, 전가산기 시뮬레이션

  ① gate수준(논리식)의 표현 library ieee; use ieee.std_logic_1164.all; entity half_adder isport( --입출력 정의x : in STD_logic;..

  리포트 | 7페이지 | 1,500원 | 등록일 2006.10.11

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