"회로 설계 과제" 검색결과 41-60 / 2,771건

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 4-bit Adder 회로 설계 (12주차)

  아날로그 및 디지털 회로설계실습12주차 4-bit Adder 회로 설계1.- 출력 f의 진리표를 이용한 부울 대수식- 출력 f의 Karnaugh map을 이용하여 간소화한 부울 대수식2 ... .- XOR gate 74HC86 datasheetVcc : 14번 핀 , GND : 7번 핀3.- XOR gate 이용한 4-bit Full Adder 회로 (Pspice를 이용)

  리포트 | 3페이지 | 1,000원 | 등록일 2021.10.09

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  [A+]중앙대학교 아날로그및디지털회로설계실습 7-segment / Decoder 회로 설계 과제

  문제 17-Segment LED의 특성을 확인하였을 때 Common Cathode type이라면, 7-Segment LED의 3번핀과 8번핀은 어디에 연결하여야 하는가?-> AnswerCommon-Cathode Type은 LED의 -극끼리 묶어 GND로 연결해주고 +극..

  리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 카운터 설계 (14주차)

  만약 위 회로에서 스위치 SW1이 1번 node에 연결되었다면 NAND gate U1A의 입력은 0이고 U1B의 입력은 1이 된다. ... 결과적으로 스위치 역할을 담당하는 출력부분은 일정한 값을 가진다.위 회로에서 스위치 SW1이 2번 node에 연결되었다면 NAND gate U1A의 입력은 1이고 U1B의 입력은 0이

  리포트 | 1페이지 | 1,000원 | 등록일 2021.10.09 | 수정일 2021.10.11

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  성균관대학교 디지털집적회로설계 CAD 두번째 과제

  리포트 | 12페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

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  [A+]중앙대 전자회로설계실습 3주차 과제 (orcad로 inverting amplifer 설계)

  Orcad를 이용하여 Inverting Amplifier를 설계한다.Input 조건 : 1 Vpp, 1 kHz, DC Supply Voltage = ±10 VOutput 조건 : Input의 ... 10배 증폭Function Generator의 등가회로를 이용해 Input을 만든다. ... (Output impedence 고려)회로 구현 후 시뮬레이션을 하고, 커서를 찍어서 제출하시기 바랍니다.

  리포트 | 2페이지 | 1,000원 | 등록일 2021.10.09

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  성균관대학교 디지털집적회로설계 CAD 첫번째 과제

  1. (DC Simulation) Simulate the voltage transfer characteristic of CMOS inverter with varying (WpWn) ratio from 1 to 5. (Fix Wn = 1μm and sweep Wp fro..

  리포트 | 8페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

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  서강대학교 디지털회로설계 과제 Full custom desgin

  Full custom designfull-custom design은 표준화된 cell library를 사용하지 않고 모든 회로를 설계자가 디자인 한다. ... 이는 높은 성능 또는 아날로그 회로 디자인을 위해 설계되며 이것은 phase-locked loops(PLLs), digital-to-analog converter(DAC), analog-to ... Array의 약자로, 프로그래머블 논리 소자이다. programmable하다는 것의 의미는 사용자가 논리 회로의 동작을 결정할 수 있음을 의미하는 단어이다.

  리포트 | 6페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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  성균관대학교 디지털집적회로설계 CAD 네번째 과제

  반면에 ②에서는 전체 회로를 연결하여 전달하는 동안의 delay를 측정하기 때문에 simulation으로 전체 회로에서 전달하는 동안 발생할 수 있는 delay에 대해 고려가 된 값이기

  리포트 | 28페이지 | 3,000원 | 등록일 2020.11.29 | 수정일 2021.07.27

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  [A+]중앙대 아날로그및디지털회로설계실습 과제 7-segment / Decoder 회로 설계 (13주차)

  아날로그 및 디지털 회로설계실습13주차 7-segment / Decoder 회로 설계 과제1.7-segment LED의 특성이 Common Cathode type이라면 접지를 공통으로

  리포트 | 1페이지 | 1,000원 | 등록일 2021.10.09

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  디집적, 디지털집적회로설계 실습과제 4주차 인하대

  layout 하다 보면 실력이 더 향상 될 것으로 기대된다.디지털집적회로설계 실습 4주차 과제 ... 1인경우에만 출력으로 1이 출력되고 나머지 경우에는 모두 0이 출력된다.고찰이번 실습은 magic tool을 사용해 CMOS NAND GATE와 AND GATE의 Layout을 설계하는 ... 우선 CMOS 회로에서 load capacitor가 충전되고 방전되는 시간이 같아야 하므로 NMOS와 PMOS의 저항이 동일해야 한다. 이를 식으로 표현하면 다음과 같다.

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 2주차 인하대

  방식이 아니라 각 소자들을 트렌지스터 단계에서 직접 텍스트로 작성하는 것이기 때문에 아직은 생소하게 느껴지지만 많은 연습을 수반한다면 금방 익숙해 질 수 있을 것 같다.디지털집적회로설계 ... 실습 2주차 과제 ... 주황색 wave를 보면 2개의 input이 모두 1(3.3V)인 경우에만 1(3.3V)이 출력되었으므로 AND gate의 시뮬레이션이 정상적으로 수행되었음을 알 수 있다.고찰이번 과제는

  리포트 | 7페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 9주차 인하대

  HSPICE로 단순 회로 구동만을 검증하는 것이 아닌 propagation delay와 power consumption을 측정하고 delay를 최소화하는 조건으로 최적화를 진행해서 ... Transistor level에서 XOR gate를 설계하여 P/N ratio를 구해보면 일 때 2:1의 비율(=2)이 나온다. ... Transistor level에서 NAND gate를 설계하여 P/N ratio를 구해보면 일 살펴보면 ina의 첫번째 rise에서 out이 처음으로 rising되고 ina의 첫번째

  리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 11주차 인하대

  트랜지스터 레벨 회로를 살펴보면, 과제의 조건대로 mobility의 비율 를 만족하도록 transistor의 size를 구했을 때 에서 을 만족한다() 따라서 pull up network의 ... 과제의 조건대로 mobility의 비율 를 만족하도록 transistor의 size를 구했다. ... 이후 트랜지스터로 회로를 구현하는 부분은 위의 시뮬레이션 코드의 구현부와 동일하다.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.08.31

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  아날로그 및 디지털회로설계실습 7주차 논리함수와 게이트 과제

  아날로그 및 디지털 회로설계실습 과제7. ... 이번 강의자료에 따르면인버터는 로 표현할 수 있고OR 게이트는 로AND 게이트는로 표현가능하다.이에 따라 XOR 게이트를 NAND게이트만으로 표현한다면다음과 같다.42 인코더를 설계하시오인코더의 ... 진리표는 다음과 같다.입력4입력3입력2입력1출력2출력100*************010100011이를 회로도로 나타내면다음과 같다.

  리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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  디집적, 디지털집적회로설계 실습과제 3주차 인하대

  아니어서 비교적 쉽게 진행할 수 있었고 tool을 다루고 단축키를 사용하고 좀 더 익숙해 지는 부분에 있어서는 더 많은 연습이 필요할 것 같다.디지털집적회로설계 실습 3주차 과제 ... 점은 없었고 간단하게 Layout 했다.다만 아직 약어나 단축키를 사용함에 있어서는 미숙한 부분이 많아서 실제로 실습을 진행할 때는 3번정도 다시 만들었다.크게 어렵거나 복잡한 회로가 ... 우선 이론강의에서 배운 inverter와 CMOS의 제작 과정을 먼저 복습하고 실습강의를 들었는데, 이론강의에서 설계하는 대로 기판에 drain과 source를 만들고 poly를 올리고

  리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 13주차 인하대

  그 중 이번 과제에서는 latch두개를 연결하는, 즉, NAND gate 8개와 inverter 2개를 사용해 구현하는 방법을 선택했다. ... 직관적으로 이해하며 layout을 작성하기가 편했다.우선 NAND gate의 Transistor size부터 결정해보자.그림3은 NAND gate 회로이다. ... 4-bit RCA with D-FF 구현구현우선 그림1은 과제 주제인 D-FF를 사용한 4-bit RCA구현을 위해 작성한 D-FF의 layout이다.

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 7주차 인하대

  NAND gate도 마찬가지로 이전과제에서 이미 구현을 했고 트랜지스터 레벨 cmos 회로를 보고 작성했다. ... 이렇게 필요한 기본게이트들을 작성하고 과제 문제들에 대한 단위 회로들을 각각 subcircuit으로 작성했다. ... 트랜지스터 레벨 cmos 회로를 보고 작성했고 두개의 MOSFET으로 작성했다. 작성은 이전 과제에서의 inverter 구현과 같다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 10주차 인하대

  가로, 세로의 길이를 좀더 확인하기 쉽도록 했다.개인적으로 이번에 최적화 이외에도 magic tool의 영역선택, copy, 비활성화 등 조작법도 많이 익힌 것 같아 의미가 많은 과제였다.디지털집적회로설계 ... 입출력부의 polycontact와 via, metal1, 2 사이의 간격은 상하좌우 최소 4칸의 간격을 유지하도록 그렸다.다음으로 transistor level에서 nand의 회로를 ... 실습 10주차 과제

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  디집적, 디지털집적회로설계 실습과제 12주차 인하대

  살펴보면, 과제의 조건대로 mobility의 비율 를 만족하도록 transistor의 size를 결정했다. ... 측정된 CMOS Full Adder의 size는 가로 16.62, 세로 11.76 이고 면적 area는 195.45이다.Lambda 단위는 design시 기준으로 하는 길이 단위로 과제수행시 ... 우선 출력 carry cout을 결정하는 회로단부터 살펴보자.그림2는 cout을 결정하는 회로이다.

  리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

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  아날로그 및 디지털회로설계실습 4주차 신호발생기 과제

  1. UA741CN, 1N4001 datasheet를 참고하여 문제에 답하시오.UA741CN의 Tamb=+25℃ 일 때의 Large signal voltage gain, Avd를 찾으시오.Avd=200V/mV(Typ)1N4001의 surge forward Current..

  리포트 | 3페이지 | 1,000원 | 등록일 2021.09.02

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