"AND GATE" 검색결과 41-60 / 3,965건

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  디지털IC의개요 & AND OR NOT EX-OR Gate

  AND Gate☞ 그림 표기0 0 0 10 0 1 0 0 1 1 1CA B☞ 내부구조☞ Simulation실험 2. ... NOT Gate☞ 그림 표기Inverter☞ Simulation☞ 내부구조실험 2. ... OR Gate☞ 그림 표기0 1 1 10 0 1 0 0 1 1 1CA B☞ 내부구조☞ Simulation실험 2.

  리포트 | 7페이지 | 1,000원 | 등록일 2008.09.19

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  차량추종 모델과 운전자 행태에 근거한 철도교차로의 동적 딜레마 구간 (Car-Following and Dynamic Dilemma Zone Model for Determining Gate Operation Times Based on Driver Behavior at Highway-Rail Intersections)

  대한교통학회 문영준

  논문 | 13페이지 | 4,200원 | 등록일 2015.03.25 | 수정일 2017.02.02

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  2-port Nand,Xor, 3-port AND gate의 설계

  관련 기술 및 이론2 port NAND Gate NAND Gate는 NOT과 AND의 합성어로서 AND Gate에 NOT Gate를 직렬로 연결한 Gate이다. ... 설계 배경 및 목표지난 주에 실습하였던 2 port AND Gate와 OR Gate를 바탕으로 첫 번째 설계로는 2 port NAND Gate와 XOR(Exclusive OR) Gate를 ... 이 게이트는 AND Gate의 출력을 역으로 만든다. NAND Gate의 논리연산은 모든 입력이 1이면 출력은 0이 되거나 하나의 입력이라도 0이면 출력은 1이 된다.

  리포트 | 25페이지 | 1,000원 | 등록일 2010.06.24

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  Mosfet Common Gate and Common Drain Amplifiers 예비레포트

  Mosfet Common Gate and Common Drain Amplifiers1. 실험목적? mosfet 공통 게이트 증폭기에 대해 조사한다.? ... 이론요약(1) 공통 게이트 증폭기아래의 그림은 자기 바이어스된 공통 게이트(common gate) 증폭기이다. 게이트는 직접 접지되어 있다.

  리포트 | 4페이지 | 1,500원 | 등록일 2008.10.15

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  7. MOSFET Common Gate and Common Drain Amplifiers

  MOSFET Common Gate and Common Drain Amplifiers공통 드레인 증폭기,※ 공통 드레인 증폭기에서 VGS와 VDS의 파형이 제대로 나오지 못한 것 같습니다.피스파이스

  리포트 | 3페이지 | 3,000원 | 등록일 2007.12.21

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  실험 / Gate와 Flipflop을 이용한 comparator & counter & 7-segment 구현

  [Flip-Flop & Counter]Q1. ... Explain the operation of the synchronous counter and asynchronous counter and compare them.입력 펄스가 가해짐에 ... Explain the output change of the Fig.2 when the clock and inputs are varied.

  리포트 | 18페이지 | 4,000원 | 등록일 2009.12.23

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  VHDL componet활용 방법(AND GATE, Half Adder, Full Adder, clock divide)

  library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity full_st is10ns Delayport (a,b,Cin : in st..

  리포트 | 7페이지 | 1,000원 | 등록일 2010.12.08

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  실험 - Gate와 Flipflop을 이용한 comparator & counter & 7-segment 구현

  사용 가능한 component는 inverter, 2input & 3input NAND, 2input AND 게이트이다.4) Display the 사용함) 이 경우는 gate 수가 ... 이 Flip-flop은 R-S Flip-flop의 S와 R 값이 모두 1일 때 illegal 한 경우를 and gate를 사용하여 보완해 주며 그 결과는 이전 state의 toggle ... Gate 수가 적다는 것은 적은 transistor가 이용되었다는 것이다.

  리포트 | 21페이지 | 6,000원 | 등록일 2009.12.23

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  BASIC GATE 논리회로 실험 (PSPICE 사진 ) AND OR NAND NOR XOR GATE의 TRUTH TABLE및 구성원리

  그림 1과 같이 2-input AND gate를 2개 이용하여 3-input AND gate를 구성하고 각가의 입력에 대한 출력의 결과를 토대로 TRUTH TABLE 을 작성하라.① ... 다음과 같다.즉, 2-input AND gate를 이용하여 3-input AND gate를 구성하여 보면 A, B, C가 모두 1일 경우에만 1(high)이 되고 하나라도 0일 경우에는 ... AND GATE 구성회로 설명을 하면, 첫 번째 사진은 74HC08 IC의 1번 단자를 A, 2번 단자를 B로 놓고 3번 OUTPUT 단자를 (A?

  리포트 | 13페이지 | 3,000원 | 등록일 2007.09.09

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  [회로이론]INVERTER & OR & AND GATE

  1.제목INVERTER & OR & AND GATE2.이론반전기(INVERTER)는 하나의 입력을 가지는 장치로 출력이 입력의 보수를 가지는 게이트이다. ... 즉, Y = A + B 이다.3.실습OR GATE 실습(7432){입력출력ABY(전압)000.118(V)013.718(V)103.718(V)113.718(V)AND GATE 실습(7408 ... 출력의 부울 식은 A·B 또는 단순히 AB로 표현하고, A AND B"라고 읽는다. AND 기호는 게이트의 동작을 나타낸다.

  리포트 | 3페이지 | 1,500원 | 등록일 2002.04.07

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  AND,OR,NOT Gate의 Truth Table

  실험은 무척 짧고 간단하였다.AND Gate의 실험에서는 주어진 7408 Quad 2-input AND Gate가 불량이어서(1,2,3번에 연결된 Gate가 작동을 하지 않았다.)

  리포트 | 3페이지 | 무료 | 등록일 1999.10.27

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  [전자회로] Pspice 사용법

  따라서 이번에 PSpice 프로그램을 이용하여 설계한 gate는 AND gate를 사용한 회로로, 4개의 input에 시간마다 을 각각 두 개씩 AND gate로 연결하고, 또 그 ... 따라서 두 AND gate의 결과 값을 AND회로에 입력하면 0ㆍ0 = 0이므로, out에 0이 출력된다.10s일 때 input1과 input2의 AND gate 는 각각 값이 0과 ... 따라서 두 AND gate의 결과 값을 AND회로에 입력하면 0ㆍ0 = 0이므로, out에 0이 출력된다.20s일 때 input1과 input2의 AND gate 는 각각 값이 1과

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.30

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  Logic 연산과 gates 실험보고서

  AND gate 결과표multisim_AND gate_(a)ABCL1L21111000011001100101010101100000010000000표 3. 3-입력 AND gatemultisim_AND ... IC AND gate2.1 TTL IC 7408에는 4 개의 2-입력 AND gate가 들어 있다. pin 번호와 각각의 기능을 적어 둔다. ... gate_(b)2.4 위의 결과를 이용하여 3-입력 AND gate의 timing diagram을 그림 5와 같이 그린다.그림 5. 3-입력 AND gate timing diagram3

  리포트 | 18페이지 | 1,000원 | 등록일 2021.04.06

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  gate를 이용한 결합, 분배, 보수성의 법칙 설계

  실험 제목① 오실로스코프의 사용방법② 2중 NOT Gate를 이용한 회로 구성③ 오실로스코프를 이용한 NOT Gate④ NAND Gate를 이용한 AND Gate⑤ NOR Gate를 ... )의 원리A BULLET {bar{A}} =0인 것이 보수성의 법칙(NOT-AND)이다.입력값과 출력값이 모두 Low(0)가 나오면보수성의 법칙(NOT-AND)이다.Gate에서는 입력값이 ... 위와 같은 파형으로 나오고여기서t _{PHL} =1.00ns인 것을 알 수 있다.④ NAND Gate를 이용한 AND Gate 실험입력 스위치3, 4를 Low(0)로 설정입력 스위치3을

  리포트 | 26페이지 | 1,500원 | 등록일 2020.11.15 | 수정일 2022.04.23

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  AND, OR 및 NOT 게이트

  AND, OR 및 NOT 게이트분 반학 번조성 명■실험방법-다음 회로를 Bread Board에 구성한 후V_{i n에V_p-p =5 [V],V_offset=2.5[V],100khz의 ... 위 회로는 Inverter로 Not gate와 같으며 입력과 출력이 반전되어서 나오는 것이 특징이다. ... ■실험 도구- 직류전원 공급기- Function generator- 오실로스코프- 저항(100kOMEGA 1개)■실험 이론- 일반적으로 Not gate, Inverter의 등가회로는

  리포트 | 4페이지 | 1,000원 | 등록일 2020.05.13

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  VHDL 실습(AND, OR, NOT, NAND, NOR) 결과

  ☞ AND gate는 입력이 둘 다 1이여야 출력이 1이다. ... (NOT AND의 의미)④ NOR입력 A입력 B출력 C001010100110☞ OR gate는 입력이 둘 다 0이여야 출력이 1이다. ... VHDL 실습(AND, OR, NOT, NAND, NOR) 결과 보고서※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다.① AND입력 A입력 B출력 C000010100111

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  디지털 논리 회로 실험 레포트 [AND OR 게이트의 이용]

  방법은 Level 2에 있는 각 AND gate 오른쪽에 버블을 추가하고 Level 1에 있는 OR gate 왼쪽에 버블을 추가한다. ... 이 논리식을 논리회로로 표현하면 다음과 같다.그림 13 AND-OR-AND circuit만약 이를 앞에서 사용한 방법으로 간소화한다면 Level 2와 3는 NAND gate로 바꿀 ... 이 논리식을 논리 회로 나타내면 아래와 같다.그림 11 2AND-OR circuit이를 하나의 소자 즉 NAND gate로 통일할 수 있다.

  리포트 | 9페이지 | 1,000원 | 등록일 2020.01.03

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  [전자회로] Pspice (Multiplexer) 실험 레포트

  기존의 AND gate가 아닌 NAND gate를 이용하여 새로운 Multiplexer의 회로를 만들었다. ... 이렇게 설계한 회로는 기존의 AND gate를 이용하여 만든 Multiplexer와 같은 값을 가지는 것을 확인할 수 있었다. ... 시뮬레이션 조건Time : 0s ~ 4sgate는 7410 NAND를 사용하여 멀티플렉서의 기능이 가능하도록 회로를 구성한다.AND gate는 74S11을 사용하여 3개의 값을 한

  리포트 | 3페이지 | 1,500원 | 등록일 2020.11.30

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  [전자회로] Pspice (Binary Multiplier) 실험 레포트

  처음의 부분곱은 B1 B0에 A0를 AND gate로 곱한다. 두 번째 부분 곱은 B1 B0에 A1을 AND gate로 곱하여 처음 부분 곱에 더하였다. ... 이것은 두 개의 AND gate와 두 개의 반가산기로서 실행된다.B1 B0A1 A0A0B1 A0B0A1B1 A1B0C3 C2 C1 C02. GATE3. 결과4. 고찰? ... 곱은 AND연산과 같으므로 곱은 AND연산을 수행한다.? 두 번째 부분 곱은 B1 B0에 A1을 곱하여 처음 부분 곱에 더한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.30

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  인하대 VLSI 설계 2주차 inverter

  이는 Gate를 장벽으로 하여 Diffusion부분이 Gate의 양쪽으로 자동 정렬되는 Self-aligned 방식을 따른다.4) N+ diffusion: N+ diffusion을 ... Ndc(Ndcontact) → [Ndiffusion – Metal ]• Pwc(psubstratecontaost-sim( Magic Tool을 이용하여 추출한 netlist파일 & ... 9.09fF.op.tran 1n 10u.probe.end eq \o\ac(○,2) dc, tran 시뮬레이션(03)직접 손으로 작성한 netlist 파일 & dc, tran시뮬레이션

  리포트 | 12페이지 | 1,000원 | 등록일 2023.03.15 | 수정일 2023.03.18

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