"subtractor" 검색결과 41-60 / 90건

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  논리회로실험2014 -Adder Subtractor

  Full subtractor에서 x-y-Bi(bi는 아랫자리로 빌려준 자리 빌림을 의미)를 계산하여 출력 D(차이)와 윗자리로부터 빌려올 자리 빌림 B를 출력한다.논리식 D =x'y'Bi ... M이 0일 때는 y xor M은 그대로 y가 입력되므로 Adder로 작동한다.그림 3 4bit Full Adder그림 4 Ful Adder를 이용한 4bit Full subtractor그림 ... 그리고 그 temp or z를 S에 assign하는 코드를 작성하여, simulate한다.

  리포트 | 18페이지 | 1,000원 | 등록일 2014.11.05

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  A+ 디지털 시스템 실험 7-segment <5주차 예비보고서>

  하지만 확장구현인 경우(+add/subtractor), 결과값은 4-bit 2’s complement 로 한자리로 표현가능하다. ... 따라서 십의 자리를 위한 BCD to 7segment를 제거해주어야 한다.7-segment 진리표 3. 7 segment Controller 구현 < SevenSeg_CTRL 사용 ... BCD-to-7segment 모듈은 각 자릿수마다 하나씩 필요하다.1. BCD-to-7 segment 진리표를 채운다.2.

  리포트 | 7페이지 | 1,000원 | 등록일 2017.07.05

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  디지털 시스템 실험 Add, Subtractor, Multiplier, Divider 설계 결과보고서

  종료했다.출력은 캐리를 C로 합을 S로 설정하고 더하려는 두 수를 X, Y로 이전 덧셈기에서 올라오는 캐리를 Z로 설정했다.Wire C0, C1, S0를 설정했다. ... 통해 단위시간을 10ns, 유효시간를 1ps로 설정했다.Line 5&6: reg와 wire type으로 A, B, Cin과 Cout, S를 각각 설정했다.Line 10: sequence ... 먼저 입력 값끼리 더하여 S0와 C0에 할당한 후 이전 덧셈기에서 올라온 캐리와 입력 값끼리의 합을 더하여 C1과 S에 다시 할당함으로써 덧셈기를 구현했다.Line 1: timescale을

  리포트 | 9페이지 | 1,000원 | 등록일 2016.04.08

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  A+ 디지털 시스템 실험 Arithmetic Circuit <4주차 결과보고서>

  b=12;#10 a=4; b=13;#10 a=5; b=10;#10 a=5; b=11;#10 a=5; b=12;#10 a=5; b=13;#10 a=6; b=10;#10 a=6; b=11 ... [3:0],S1[4],0);assign C[1] = S1[0];four_bit_adder FA2(S1[4:1],Net3,S2[3:0],S2[4],0);assign C[2] = S2[ ... 0; a=0; b=0;#10 C_in=0;a=0;b=1; #10 C_in=0;a=1;b=0;#10 C_in=0;a=1;b=1; #10 C_in=1;a=0;b=0;#10 C_in=1;

  리포트 | 9페이지 | 1,500원 | 등록일 2017.07.05

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  실험3결과 ADD&SUB

  반면 binary adder의 반대 역할을 하는 subtractor는, 적은 비용으로 implement 기능을 수행할 수 있다. ... XOR gate가 있는 74HC86과 AND gate가 있는 74HC08, NOT gate인 74HC04를 사용하였다.4) Full-subtractor전감산기의 역할을 풀어서 설명하면 ... S와자리올림 Co를 출력하는 조합 회로이다.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.05.13

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  [A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

  실험목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다. ... s complement한 1-0이다. ... *************0102)전가산기 구성 및 결과 확인(위부터 S,Co)A00010111B00101011Ci01001101S01110001Co00001111- XOR게이트와 AND게이트를

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  아주대 논회실 논리회로실험 실험3 예비보고서

  실험 목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다. ... 반가산기의 진리표와 부울함수는 다 음과 같다.입력출력xyCS0000010110011110부울함수 : S = x’y + xy’C = xy4.감산기(subtractor)두 2진수의 뺄셈은 ... 이번 실험에서는 전감산기(Full-substractors) 와 반감산기(Half-substractors)를 구성하여 확인해본다.5.전감산기(Full-substractors)전감산기는

  리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습3 [예비레포트]

  %B0%90%EC%82%B0%EA%B8%B0[3] 전감산기, 4bit감산기 Hyperlink "http://www.electronicshub.org/binary-adder-and-subtractor ... InLab‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10-17가. supposed result‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10-174. ... InLab가. supposed resultProcedure of the Lab 1.XOR 게이트를 이용하여 감산기를 설계하시오.입력X : 버튼 스위치 1입력Y : 버튼 스위치 2입력B0

  리포트 | 19페이지 | 1,000원 | 등록일 2017.10.19

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  디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치

  of 4-Bits ALU, which operates logical AND, OR,XOR and 2’s complement adder/subtractor with overflow ... Also,you must show the logical AND, OR, XOR and 2’s complement adder/subtractorwaveforms using testbenches.Compare ... ;reg overflow;wire [4:0] w_sum;wire [4:0] w_sub;assign w_sum = {a[3], a} + {b[3], b};//signed extentionassign

  리포트 | 9페이지 | 2,000원 | 등록일 2012.11.14

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  4비트 전감가산기 설계결과보고서

  확인할수 있었습니다.비고 및 고찰이번 두 번째 설계는 TTL chip SN7400, SN7402, SN7404, SN7408, SN7432를 이용하여 전감가산기(4-bit adder_subtractor ... (A3A2A1A0+B3B2B1B0→C4S3S2S1S0)※ 1Bit 전가산기(FA)3) 4비트 전감산기- 일반적으로 뺄셈은 보수의 덧셈으로 변환하여 수행할 수 있다. ... 진리표A3A2A1A0SB3B2B1B0=CoS3S2S1S000000(+)000000000000100010001000101(-)00101010000110(+)001100000010001000100001011

  리포트 | 4페이지 | 1,000원 | 등록일 2014.06.03

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  베릴로그 8비트 가감산기

  begin Cout=1; S=0; end 가 실행될 것.※ A,B,Cin 자리수 순서를 반드시 지켜주면서 이진수로 만든 후 합을 해줘야함! ... 이제 full adder모듈을 순서에 의한 할당을 할 것이므로 module fa ( A ,B ,Cin ,Cout ,S ) 변수들의 순서를 잘 기억해둠. ... 이 점을이용해서 case문으로 합으로 분기하며, 그 값에 따라 진리표 값대로 그대로 Cout,S값을 대입하는 방식으로 설계된 전가산기.Ex) A=1,B=1,Cin=0일 때 합은 6이므로

  리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09

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  전가산기 구성 예비보고서09

  }와 같이 연결되게 되고,2Y=자리올림수라면2C _{0}=GND2C _{1}=C _{i}2C _{2}=C _{i}2C _{3}=+V _{CC}에 연결한다.(5) 전감산기(Full subtractor ... input)신호 S=1인 경우는 회로가 디스에이블 된 상태로 어떠한 데이터도 선택할 수 없으며, S=0이고 A=0, B=0인 경우는D _{0}를 A=0, B=1인 경우는D _{1}를 ... 00110110010101011100111111만일 A=A, B=B에 연결되었으면 합 S는 1Y에서 출력되고 자리올림수C _{0}는 2Y에서 출력된다.

  리포트 | 4페이지 | 1,000원 | 등록일 2013.12.10

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  디지털실험 5 예비 실험 5. Multiplexer 가산 감산

  적절한 접속은1C0=C _{IN}2C0=GND1C1=C _{IN}`2C1=C _{IN}1C2=C _{IN}`2C2=C _{IN}1C3=C _{IN}2C3=V전감산기(Full subtractor ... S=1이거나 D=0이면 결과는 모두 0이다.3. ... 이번 실험에서는 Enable신호인 스토로브신호(strobe input)이 있다.4to1먹스의 회로이다.

  리포트 | 7페이지 | 1,000원 | 등록일 2014.09.30

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  [논리회로] 아벨(ABEL)을 이용한 설계

  주어진 문제P22V10를 이용하여 2bit subtractor를 ABEL로 구현하라.▶ 채점 기준: (1) 정확한 회로 설계 여부 (2) 동작여부 (3) 관련문서작업2. ... (7) 보고서에 코드 sample, Test vector, 구문 설명 등이 자세히 들어가 있는가?2.

  리포트 | 9페이지 | 1,500원 | 등록일 2008.10.08

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  Multiplexer 가산-감산 예비보고서

  전감산기(Full subtractor)74LS153 multiplexer로 전 감산기를 구현하기 위해서는 하나는 차를 발생시키는데 사용되고, 다른 하나는 자리빌림을 발생시키는데 사용된다.BACiSubtractBorrow0000000111010100110010011101011100011111실험방법 ... 예를 들어 에서와 같이 D0, D1, D2, D3의 신호를 선택선 A, B의 조건에 때라 1개만 선택하여 전송하는 경우를 보면 스토로브(strobe input)신호 S=1인 경우는 ... B = A'B + AB'의 논리식을 의 멀티플렉서로 구성하는 경우는 위의 식에서 S=0 D0=0, D1=1, D2=1, D3=0로 하면Y= 1(0?A'B' + 1?A'B+1?

  리포트 | 6페이지 | 1,000원 | 등록일 2014.06.03

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  아주대 논리회로실험 실험예비3 가산기와 감산기(Adder & Subtractor)

  _{4} ,`S _{3} ,`S _{2} ,`S _{1} 순으로 나열하면 된다②parallel adder- 여러 개의 자릿수로 구성된 2 진수를 더하는 경우 2개의 같은 자릿수끼리 ... 또한 이 두 방법을 이용하여 4-bit serial adder와 4-bit parallel adder를 각각 구성하시오.① serial adder- 더하는 수와 더해지는 수의 비트 ... 가산기와 감산기(Adder & Subtractor) 예비보고서● 이론(1) 반가산기(Half adder)두 개의 2진수를 더하여 합(Sum) S 와 자리 올림(Carry) C를 출력하는

  리포트 | 8페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  결과보고서 실험 3. 가산기와 감산기 (Adder & Subtractor)

  가산기와 감산기 (Adder & Subtractor) >< 목 적 >Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 ... 가산기와 감산기(Adder & Subtractor)을 통하여 Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 실험을 통해 확인해 ... -bit parallel adder2-bit serial adder→ 2-bit serial adder와 2-bit parallel adder 두 종류의 2bit 입력 가산기의 구성에

  리포트 | 4페이지 | 3,000원 | 등록일 2012.03.11

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  디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

  [FULL ADDER]CARRY INinput Binpu를 파일 저장명으로 해준다.// 함수명 첫자리에는 숫자가 올수 없으므로 4bit_subtractor가 될수 없다.input [ ... Full Adder2. 4bit Adder3. 4bit Subtractor[결과 및 토의]full_adder, 4bit_adder, 4bit_subtractor 순으로 verilog ... S);multiplexer2to1 m2(Y[1],A[1],B[1],S);multiplexer2to1 m3(Y[0],A[0],B[0],S);endmodule[시뮬레이션 & 스크린샷]1

  리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

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  [컴퓨터공학기초설계및실험2 보고서] Subtractor & Arithmetic Logic Unit

  위하여 2의 보수(2’s complement) 사용을 이해한다. ... ALU 내에서 특정 조건이나 상황이 만족되었을 때, 이를 표시해주는 것을 flag라 하는데 ALU를 통해 연산한 값은 status flag를 갖는다. ... =1, n=1=> 각각의 input combination후에 모두 아래와 같이 if문을 통해 self-checking을 해주었다.if(tb_result !

  리포트 | 18페이지 | 1,500원 | 등록일 2015.04.12 | 수정일 2016.03.12

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  32비트 가감산기 SystemVerilog 소스 코드

  _2s(cout, s, a, b, cin, op); output [31:0] s; output cout; reg [31:0] s; reg cout, cout2; input ... expression wire [31:0] #1 not_b = ~b; // transport delay 1 time unit (measns 1ns) wire #1 not_cin = ... ~cin; addsub32 DUT ( cout,s,a,b,cin,op);

  리포트 | 2,000원 | 등록일 2013.03.18

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