"클럭 주기" 검색결과 61-80 / 909건

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  논리회로실험 마지막 프로젝트 라인트레이서.

  위에서 설정한 센서의 클럭을 사용하여 클럭이 바뀔 때 마다 적외선 센서의 LED를 트랙의 선에 따라 입력되는 값으로 표시되게 하였다. ... 사용하여 클럭이 변할 때 마다 꺼지고 켜지는 것을 반복한다. ... - 클록 분주기라고도 불리는 주파수 분주기는 주파수를 입력 값으로 받아서 주파수를 출력으로 내보내는 회로이다.

  리포트 | 8페이지 | 2,500원 | 등록일 2021.10.01

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  설계 보고서 - 자동판매기 회로

  회로의 입력 In{} _{1}, In{} _{0}은 정확히 클럭의 주기에 맞춰서 변화되어야 한다. 즉, 동 전하나가 입력되었음을 나타내기 위해 클럭의 한 주기가 필요하다. ... 그러나, 스 위치를 정확하게 한주기에 맞추는 것은 불가능 하다. → 따라서 스위치를 누르 고 있는 동안의 시간과 무관하게 한번 눌렀다 놓는 동작 하나에 대해 클럭 펄 스의 주기와 일치시키는

  리포트 | 4페이지 | 2,000원 | 등록일 2020.10.01

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  [논리회로실험] Counter_ 예비보고서

  계수기 등이 있음- 컴퓨터를 비롯하여 주파수나 주기의 측정, 방사선 계측 등에 사용됨실험에서 Counter- F/F을 이용한 Counter와 BCD Counter를 사용- F/F을 ... 클럭펄스를 이진수로 표시했을 경우 최하위 자리수가 되며 두 번째 소자는 두 번째 자리수가 되는 방식으로 출력을 나타냄- 2단의 2진 계수기는 클럭의 주파수를 1/4로 변환했다고 볼 ... 다음 클럭에서 두 플립플롭은 모두 J=K=1 상태이므로 toggle에 의해 A=0, B=1이 된다.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.06.03 | 수정일 2023.03.29

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  250ns 주기의 클럭을 갖는다. ... , 클럭이 250ns을 주기로 움직이기 때문에, 실제 변수의 값이 1인 상태에서, 2백만개의 클럭을 세면 0으로 전환되고, 그 시점부터 다시 2백만개의 클럭을 세면 1로 전환된다. ... 여기서 1초를 기준으로 한 클럭은 s01_clk로 선언하였다.2-5)Process(s01_clk, rst_n) – 시계 값을 연산하는 process앞서 선언한 1초 기준의 클럭(s01

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  전자계산시 논리회로에서 조합논리회로와 순서논리회로의 차이점을 제시하고, 구조 및 특징을 제시하시오.

  플립플롭은 신호의 타이밍에 따라 동기식과 비동기식으로 구분되는데 동기식은 클럭 펄스라는 주기적인 신호가 있을 때만 동작하고 비동기식은 시간과 관계없이 입력이 변하는 순서에 따라 동작한다 ... 간단하게 정리하면 동기식은 클럭이 있고 비동기식은 클럭이 없다는 것이 차이점이다.1) RS플립플롭두 개의 NAND 게이트로 구성된다.

  리포트 | 8페이지 | 3,500원 | 등록일 2024.01.21

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  [부산대학교][전기공학과][어드벤처디자인] 10장 Flip-flop 및 Shift register & 11장 비동기 및 동기 카운터의 설계(10주차 예비보고서) A+

  SISO와 달리 다수 입력 대 다수 출력이다.계수기의 종류를 열거하고 그 용도를 설명하라.가중 계수기 : 각 비트의 수치화 평가가 있어서 변화의 주기가 다른 것-이진 계수기 : 이진수를 ... \비가중 계수기 : 각 비트에 수치화 평가가 없는 것-링 계수기 : 특정 초기치를 플립플롭에 적재해서 플립플롭의 비트열을 클럭펄스마다 이웃의 플립플롭으로 이동해 가는 것-존슨 계수기 ... : 두 개의 비트를 디코드하는 것만으로 임의의 신호를 꺼낼 수 있도록 코들르 할당한 것원핫 상태 계수기 : 디코드가 필요하지 않기 때문에 클럭펄스의 수에 일치한 플립플롭의 출력만을

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.25 | 수정일 2021.04.27

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  이용하여, 100Khz의 클럭을 만드는 과정이다. 250ns의 주기를 가진 클럭을 20개를 카운트(cnt_100k) 하여 조건문을 만들고, 카운트 된 값을 기준으로, Process ... 클럭을 만드는 과정이다. ... 클럭을 설정하는 process로, 앞서 만든 100khz 클럭을 200번 세서, 5000ns*200=1ms 간격으로 0과 1이 반복된다.3. process(FPGA_RSTB, clk

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  JK 플립플롭과 T 플립플롭 결과보고서A+

  실험목적비동기 및 동기 입력을 갖는 다양한 JK플립플롭의 구조에 대해 실험한다.토글방식에서 주파수 분주기 특성을 관찰한다.2. ... 세번째 사진은 클럭펄스가 올 때 빨간 LED에서 한번 켜지고 다음 클럭펄스에는 초록색 LED에서 켜지는 현상을 사진으로 담은 것이다.네번째 사진은 7476IC를 사용해서 리플카운터를 ... SR래치는 SET와 RESET이라는 신호가 있는데 이는 클럭과 별개로 입력에 따라 반응한다.반대로 동기(synchronous)신호란 클럭펄스가 입력될때마다 값이 나오는 형태이다.

  리포트 | 8페이지 | 1,500원 | 등록일 2020.03.05 | 수정일 2020.03.12

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  기초전자회로실험 - D래치및 D플립플롭 예비레포트

  하지만, D 래치의 E에 보내는 클락신호의 주기를 최대한 줄여도 한계가 있다. ... 주기 (Period)와 주파수 (Frequency): 센서 및 통신 모듈의 경우, 각자의 회사에서 제작한 프로토콜이 있다. ... 데이터는 클럭과 동기되어 있다. 즉, 매클럭 펄스마다 새데이터 비트가 테스트된다. 회로를 구성하고 클럭을 1Hz로설정하라.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.02.27

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  [논리회로실험] Latch & Flip-Flop 예비보고서

  유지되는 동안 입력에 따라 출력이 변함3) Flip-Flop- 클럭을 입력받는 기억소자- CLK를 사용하는 동기소자- 클럭의 주기에 따라 클럭이 올라갈 때 입력에 의해 출력이 결정됨4 ... 실험이론1) CLK, EnableCLK(클럭) : 일정 주기를 갖는 신호 ( 시간을 알려줌 )Enable : 회로가 정상작동을 하게하거나 멈추도록 설정해주는 입력2) Latch/Latch ... with enable- 비동기 기억소자- CLK가 없이 구성된 회로이며 일정한 주기가 없음- 이전의 출력 값을 기억함- Enable이 있을 경우 Enable의 값이 0 또는 1이

  리포트 | 8페이지 | 1,000원 | 등록일 2021.05.04 | 수정일 2021.06.04

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  위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서

  즉, 주기적 신호의 위상을 원하는대로, 흔들리지 않는 정확한 고정점으로 잡아주기 위해 만들어진 회로입니다.3. ... PLL 회로는 외부 신호의 위상을 전압 제어 크리스털 발진기(VCXO)에 의해 생성된 클럭 신호의 위상과 비교하여 작동합니다. ... 회로는 발진기의 클럭 신호의 위상을 조정하여 기준 신호의 위상과 일치시킵니다. 따라서, 원래의 기준 신호와 새로운 신호는 서로 정확하게 동 위상이 됩니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27

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  (A+/이론/예상결과/고찰) 아주대 통신실험 예비보고서8

  OUTPUTS B,bar{B} 에 신호를 40 kHz의 클럭 신호를 얻기 위해 클럭 발생기에 주파수 손잡이를 조절한다.오실로스코프 display는 지금 Figure 2-12(b)와 ... 주기적인 펄스 신호는 두 개의 전기적인 스위치에 의해 작동되는데 이 스위치 중에 한 개는 “chopper"라고 불러진다. ... 신호g(t)을f _{s}라 하면, 샘플링은 매T _{s} (=1/f _{s} )초 마다 주기적으로 unit impulse가 반복되는 impulse traindelta _{T _{s}

  리포트 | 13페이지 | 1,500원 | 등록일 2021.10.24

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  VHDL_5_Digital Watch, 1초 생성기, 60진24진 카운터, MUX, FND decoder

  DE2 보드는 50MHz이므로 이것은 주기가 1초인 클럭 펄스임실습제목: 60진/24진 카운터1. 주제 배경 이론분과 초는 60진법을 사용하고 시간은 최대 24까지 올라간다. ... 주제 배경 이론DE2 보드는 클럭으로 50MHz를 사용한다. 이것은 1초에 50,000,000번 진동한다는 뜻이다. ... 따라서 주파수를 분주할 때 25,000,000번째 클럭에서 부호를 바꿔주면 주기가 1초인 펄스 하나를 만들 수 있다.시뮬레이션에서는 1초를 볼 수 없기 때문에 부호를 2,500번째

  리포트 | 22페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  8장 순차논리회로 설계 및 구현(2) 예비

  만약 클럭 주기가 너무 짧다면, 카운터의 LSB의 변화가 MSB로 전달되는데 시간이 충분하지 않을 수도 있다. ... 그림 8-5에서 레지스터의 내용을 변하지 않게 그대로 유지하고 싶다면 클럭 입력 단자에 클럭이 가해지지 않도록 제어 할 수도 있다. ... 동기식 카운터(Synchronous Counter)1) T 플립플롭을 이용한 동기식 카운터동기식 카운터는 모든 플립플롭의 클럭 입력에 공통의 클럭 신호가 연결되기 때문에t_{ TQ}

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.06

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  아날로그및디지털회로설계실습 7주차 위상제어루프

  그리고 이렇게 한 주기의 시작(0도)과 끝(360도)을 맞추어준다는 것은, 들어오는 신호가 어떻게 들어오던 간에 결국 특정 위상점에서 들어오는 것처럼 고정(lock)하는 것입니다.1 ... 이것은 결국 하나하나의 클럭이 시작되고 끝나는 지점을 명확히 알아야 하는 것을 뜻합니다. ... 또한 PLL에서 위상을 맞춘다는 것은 디지털 회로에서 클럭 동기화를 할 수 있다는 말입니다.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.12.15

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  베릴로그(verilog) HDL 시계 프로젝트

  즉, Reset은 클럭과 별개로 작동▣ Start_S가 1일때 스톱워치 시작, 0일때 일시정지 동작확인=> Start_S가 1이 되었을때 Msecs_S가 클럭이 따라 증가하고 있음을 ... Generator Module testbench & Simulation Analysis▣ Clock_1Sec 파형이 1초가 나오는지 동작확인=> 1초를 나타내는변수 Clock_1Sec의 한주기동안 ... 시간이 1.000.000us인것을 확인할 수 있다.▣ Clock_1Msec 파형이 1밀리초가 나오는지 동작확인> 1밀리초를 나타내는변수 Clock_1Msec의 한주기동안 시간이 1000us인것을

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

  설계 과정① 문제를 정의한다 같이 Button SW로부터 입력신호 in이 들어올 때 clk의 negative edge에서 시작하여 한 클럭 주기동안 생성되는 in-syn 신호를 생성하고 ... 따라서 Button SW로부터 입력신호 in이 들어올 때 clock의 negative edge에서 시작하여 한 클럭 주기동안 생성되는 in-syn 신호 생성이 가능하다(negedge에 ... , [응용과제]의 Moore/Mealy machine을 디자인할 때, 입력을 Button SW를 사용하기 위하여 비동기적(asynchoronous)인 버튼 입력(in)으로부터 한 클럭

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  디지털 시계 설계 설계보고서(충북대 및 타 대학교)

  _{i}를 1로 만들어 주는 문제는 스위치를 한번 눌렀다 땔 때마다 한 클럭 주기 동안 1을 출력해 주는 단발펄스 발생회로를 사용해서 회로를 설계하기로 한다.모드(Mode)입력 M이 ... 표시하도록 하였으며, T 플립플롭의 값에 따라, 오전 또는 오후에 해당하는 LED가 켜지게 된다.5) 시간 설정 회로시간을 설정하는 동안에는 시계가 동작하지 않도록 하고, 정확히 원하는 주기동안E ... 펄스에 동기되어 있기 때문에 만일 enable 제어 기능이 없다면 클럭 펄스가 하나씩 인가될 때마다 모든 카운터가 동시에 각각 1씩 증가하게 될 것이다.

  리포트 | 18페이지 | 2,500원 | 등록일 2020.11.19 | 수정일 2020.12.04

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  도레미파솔라시도의 음계를 인가하여 특정 버튼을 눌렀을 때 해당 음계의 소리가 출력됨과 동시에 7-segment에 숫자가 표시된다.input에 따라 출력되는 segment와 piezo의 주기가 ... 실습 1에서 reg로 선언한 카운터가 클럭에 동기화되어 자동으로 값이 올라가고 그 값을 segment의 형태로 single FND에 표시하도록 하는 모듈을 만들었다. ... 동기화)- 출력: 8bit signed count 값을 앞의 실습 5 모듈에 instantiation하여 넘겨주어 FND Array에 출력always문 두 개를 각각 다른 클럭을

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  조선대학교 컴퓨터구조 2024 4장(기말) 개념 문제

  •A) 설계 간소화•B) 전력 소비 감소•C) 처리량 증가•D) 클럭 주기 증가•E) 지연 시간 증가정답: C) 처리량 증가단답형 문제1.단일 사이클 데이터 경로에서 한 사이클의 시간 ... •C) 클럭 속도가 느려진다.•D) 명령어가 다시 실행된다. ... •A) 동기화 신호를 통해•B) 클럭 신호를 통해•C) 명령어 디코딩을 통해•D) 데이터 경로를 통해•E) 제어 경로를 통해정답: C) 명령어 디코딩을 통해3.EX 단계에 전달되는

  시험자료 | 120페이지 | 3,000원 | 등록일 2024.06.13

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