"verilog 계산기" 검색결과 61-80 / 105건

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  디지털 시스템설계(16비트 일반가산기/CLA설계)보고서

  Generate문 병행 처리문에서는 component를 반복적으로 사용하기 위해서 generate문을 사용한다. generate문은 단순 반복생성을 위한 generate문(for-generate문)과 주어진 조건에 따라 여러 번 반복 처리하는 generate문(i..

  리포트 | 7페이지 | 1,000원 | 등록일 2016.02.01 | 수정일 2016.06.05

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  FPGA를 이용한 디지털 시스템 설계(인하대) Booth algorithm, 16bit multiplier (problem 4-21, 4-22 중간고사 코딩) 보고서

  결과 Product는 15비트로 선언한다.그 다음에 parameter구문을 이용하여 상태를 저장하는 매개변수 S0, S1, S2를 지정해주었다.레지스터를 선언해주는 부분에서 누산기를 ... 상승엣지에서 일어날 수 있도록 코드를 작성한다.상태머신은 총 3개의 상태로 만들어지는데 우선 초기상태로서 레지스터에 승수와 피승수를 로드하는 것을 출력으로 가지는 S0와 실질적인 계산을

  리포트 | 19페이지 | 2,500원 | 등록일 2014.11.27 | 수정일 2015.10.02

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  4bit감산기 Verilog구현

  ],c_out); //3번째 위치 계산endmodule/////////////1bit 감산기 모듈///////////////////////////////////module fa(a, ... endinitial//츨력begin$monitor($time,"a=%b,b=%b,c_in=%b,s=%b,c_out=%b",a,b,c_in,s,c_out);endendmodule③ Verilog ... fa1(a[1],b[1],c1,s[1],c2);//1번째 위치 계산fa fa2(a[2],b[2],c2,s[2],c3);//2번째 위치 계산fa fa3(a[3],b[3],c3,s[3

  리포트 | 4페이지 | 2,000원 | 등록일 2009.04.21

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  Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

  full adder는 통상 사람이 덧셈을 수행하는 방식과 같이 최하위 비트의 입력으로부터 출력 캐리가 구해지고, 그 최하위 비트의 캐리가 다음 상위 비트 연산에 영향을 주어 연속적으로 계산된다 ... 최상위 비트를 비교하여 크기를 비교하며, 최상위 비트가 같을 때는 다음 하위비트로 넘어가 크기를 비교하는 동작을 반복하도록 설계 했다.-> 진리표와 Simulation waveform의 ... 시뮬레이션한 waveform은 verilog로 시뮬레이션한 waveform보다 노이즈가 적게 나왔으나 회로지연시간이 schematic은 최고 21.5ns, verilog는 최고 17.1ns로

  리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

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  [디지털논리회로1] Ripple carry adder

  다른 덧셈회로보다 회로구성이 간단하지만, carry가 발생하므로 많은 비트 수를 계산할 때는 계산하는 시간이 오래 걸린다는 단점이 있다. ... # Problem statement본 문제는 Quartus를 이용해 32bit Ripple carry adder(RCA)를 Verilog로 구현하는 것이다. ... 말 그대로 2진수의 덧셈을 하는 논리 회로이며, 종류로는 반가산기와 전가산기가 있다. ripple carry adder를 구현하기 위해 사용한 전가산기(Full-Adder)는 3개의

  리포트 | 3페이지 | 2,000원 | 등록일 2015.03.16

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  verilog code - (combo kit) 10진수 2자리수 곱셈, led, 7-segment, vfd로 출력

  그래야 계산이 완료되고 출력값이 나왔음을 알 수 있기 때문이다.? ... kit에 있는 7-segment display 갯수는 총 8개 이다.7-segmet는 한 display에 16진수 표현법으로 0부터 F까지 모두 표현할 수 있다.하지만 구현하는 곱셈기의

  리포트 | 14페이지 | 2,000원 | 등록일 2014.04.25

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  Combinational_Logic_Design_Ⅰ_Arithmetic_Logic and Comparator

  양수인 6이 나와 이를 이진수로 고쳐 0110의 결과가 나오지만 1-6의 경우 음수가 나오는데 이때에 1이 6보다 작으므로 빌림 수를 이용하여 10001(2)에서 110(2)을 빼서 계산하면 ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... 합하여 합과 자리올림(Carry out:Co)을 출력시키는 논리 회로반가산기의 입력에 자리 올림 입력 비트를 추가시킨 회로Truth table4비트 가산기 : 멀티 비트 가산기(Multi-Bit

  리포트 | 32페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  verilog code - (combo kit) 4bit 2진 덧셈기를 7-segment로 출력

  덧셈기 역할 부분ⅰ) keyin: comboⅠ 키트의 keypad(0~F)를 받아들이고, 받아들인 키를 4bit로 바꾸어 4bit adder가 계산할 수 있도록 도와준다.

  리포트 | 4페이지 | 1,500원 | 등록일 2014.04.25

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  디지털시스템 실험(동기식 up/down counter)+응용한 신호등 설계

  신호등을 설계하였다)실험결과이번 실험은 각종 Flip-flop을 구현하고 최종적으로 이를 이용하여 BCD Ripple Counter와 Register를 이용한 한자리 정수 덧셈 뺄셈 계산기를 ... Up/down counter의 Verilog code이다2. 조교님이 올려주신 testbench code이다3. FPGA보드에 연결하여 Upcount부터 실행하여 보았다.

  리포트 | 3페이지 | 1,000원 | 등록일 2014.11.03 | 수정일 2016.11.10

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  베릴로그 자판기 설계 프로젝트

  그리고 만약 400원인 상태에서(0001) 입력으로 add1이 들어온다면 add5를 출력하면서 레지스터의 상태는 0원인 상태로(0000) 된다.- bitexchange : 특별한 계산은 ... 있는 돈의 100단위 값을 7segment 로 표시a10,b10~~g10현재 자판기에 있는 돈의 1000단위 값을 7segment 로 표시INNER PORTadd1register100을 ... 배출actrefund1100원 짜리 반환actrefund5500원 짜리 반환S_Out14bit 짜리 멀티비트로 7segment 2개와 이어지며, 현재 금액을 표시한다.a1,b1~~g1현재 자판기에

  리포트 | 42페이지 | 3,000원 | 등록일 2009.08.09

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  연산 회로 설계 실험-예비보고서

  목적2진수의 음수 표현을 이해하고, 4-bit 덧셈기/뺄셈기의 구성과 동작 원리를 파악하고 verilog 시뮬레이션을 진행한 후에 FPGA Kit에서 동작을 확인한다. ... 개요① 2진수의 음수 표현의 이해② 4-bit 덧셈기/뺄셈기의 구성과 동작 원리 이해③ 4-bit 덧셈기/뺄셈기의 verilog 시뮬레이션 및 FPGA Kit 실험 수행④ 4-bit ... 즉 0000에서 2의 보수로 바꾸면 1111이 되고 다시 1을 더하면 다시 0000이 된다.장점 : 0이 하나이기 때문에 별다른 계산을 하지 않아도 된다.

  리포트 | 7페이지 | 1,000원 | 등록일 2006.11.23

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  디지털시스템 실험(SR Latch, JK, D FF, Register, Shift Register, Register를 이용한 가산기)

  Shift Register의 Verilog Code이다8. 앞서 작성한 Register code를 이용하여 0~9의 한자릿수 덧셈, 뺄셈을 하는 계산기를 작성하였다.9. ... 계산기를 FPGA보드에 연결하여 작동시켜 보았다.5를 누르자 LED에 5가 표시된다이후 3을 누르자 5+3의 결과인 8이 2진수 1000으로 표시되었다.이번엔 뺄셈으로 바꿔서 8를 ... Counter 를 설계한다.실험결과이번 실험은 각종 Flip-flop을 구현하고 최종적으로 이를 이용하여 BCD Ripple Counter와 Register를 이용한 한자리 정수 덧셈 뺄셈 계산기를

  리포트 | 5페이지 | 1,000원 | 등록일 2014.11.03

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  [Flowrian] Wallace Tree 구조 곱셈기의 Verilog 설계 및 시뮬레이션 검증

  전가산기의 Verilog 설계 및 검증3. 16 비트 Carry Save Adder 모듈의 Verilog 설계 및 검증4. 16 비트 Partial Product 계산 모듈의 Verilog ... 16 비트 Partial Product 계산 모듈- wtmult : Wallace Tree 곱셈기 최상위 모듈Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 ... Wallace Tree 곱셈기 최상위 모듈의 Verilog 설계 및 검증

  리포트 | 27페이지 | 3,000원 | 등록일 2011.10.31

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  디지털 설계 회로도 (D플립플롭레지스터,8비트계산기,JK플립플롭을이용한카운터,무어상태그래프,반전피드백쉬프트레지스터,쉬프트레지스터,자판기LED,직렬덧셈기,카운터SEVENLED)

  리포트 | 2,000원 | 등록일 2014.12.23

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  [Flowrian] 십진수 네자리 뺄셈기 회로의 Verilog 설계 및 시뮬레이션 검증

  fa : 전가산기- add1d : 십진수 한 자리 덧셈기 - add4d : 십진수 네 자리 덧셈기- comp9th : 9의 보수 계산기 - sun4d : 십진수 네 자리 뺄셈기Verilog ... 십진수 뺄셈기 회로의 사양2. 전가산기의 Verilog 설계 및 검증3. 십진수 한자리 덧셈기의 Verilog 설계 및 검증 4. ... 십진수 네자리 덧셈기의 Verilog 설계 및 검증5. 9 의 보수 변환기의 Verilog 설계 및 검증6. 십진수 네자리 뺄셈기의 Verilog 설계 및 검증

  리포트 | 29페이지 | 2,000원 | 등록일 2011.12.08

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  전전컴설계실험2-6주차결과

  비교기에 대한 작동원리와 이론적인 계산방법에 대해 알 수 있었다. ... 감산기는 전에 실험했던 가산기에 Inverter가 추가된 회로로 뺄셈을 계산하기 위해 2'의 보수를 취한 덧셈의 과정을 수행하는 것을 배울 수 있었다. ... -Verilog Coding4-bits ComparatorTestbenchcode4-bits ComparatorSimulation 결과값Input a=0000Input b=0000a

  리포트 | 17페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

  실험 목표Verilog module을 Register Transfer Level로 구현해 본다.2. 내용자판기를 simulation하는 verilog module을 만들어 본다. ... Computer Architecture LabLab 04: RTL Verilog Code1. ... 결과이번 실험은 RTL 구현이 목표이기 때문에 State의 개수를 최소화하고 if 문과 case 문을 많이 활용했다.State 1 : Reset State로써 output 값과 내부 계산을

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  [Flowrian] 최대값 탐지 회로 구조의 Verilog 설계 및 시뮬레이션 검증

  본 문서는 연속으로 입력되는 8 비트 데이터에서 최대값을 계산하는 모듈이다.8 비트 레지스터, 덧셈기, 비교기를 설계한 후에 이들을 결합하여 최대값 탐지 모듈을 설계한다.하위모듈을은 ... 모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다

  리포트 | 16페이지 | 2,000원 | 등록일 2011.09.10

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  FPGA 디지털 시스템 설계 : 16bit Full adder 설계

  Verilog code16bit full adder와 testbench의 verilog code는 다음과 같다. ... 두 숫자의 크기는 16bit여야 하며, 마찬가지로 그 결과값도 16bit여야 하므로 sum과 a, b는 [15:0]를 적어 16bit로 구성하였다. boolean으로 16bit 덧셈을 ... full adder는 1bit full adder를 module로 만들어 사용하면 편리하기 때문에 1bit full adder를 작성하였다. 1bit full adder는 따로 verilog

  리포트 | 3페이지 | 1,000원 | 등록일 2012.06.18

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  전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 결과보고서

  다를 때 출력한다. 2개의 반가산기와 OR GATE를 사용 하여 전가산기를 구성하는데 쓰인다. ... 행위 수준 모델링의 Verilog구조는 C프로그래밍 언어와 많은 면에서 유사하다. ... 0000)+6(0110)+Cin(1) >(2) Description for measured data & Findings from the data위의 사진들에서 결과값이 16이 넘는 계산이

  리포트 | 15페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15

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