"verilog 계산기" 검색결과 81-100 / 105건

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  [Verilog] Inverse Quentization을 수행하는 코드

  제한적인 조건, 즉 여러 가지 요소 경제성, 효율등을 고려할 때 ROM의 크기가 커지게 되면 그만큼 소형화도 어려울 뿐만아니라 경제성도 떨어지게 된다. ... Verilog 코드1. ... Verilog Coding? Waveform 해석? 회의록 작성? Verilog Coding? Algorism 연구? 보고서작성? C++검증? Waveform 해석?

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  전자전기컴퓨터설계실험2(전전설2)7주차예비

  State machine은 우리 일상속에서도 많이 사용되는 회로로 관련 제품들(자판기 등)에 대ne ... 실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... always 문에는 총 두 개의 비동기식 신호가 사용되었다.그 다음으로 살펴볼 특징은 always 문을 두 개 사용했다는 점인데 그 이유는 carry와 borrow를 좀 더 편하게 계산하기

  리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  FPGA 디지털 시스템 설계 : 볼링 점수 계산기 프로젝트

  볼링 점수를 계산하는 구조를 간단하게 나타내면 위와 같다.

  리포트 | 3페이지 | 2,000원 | 등록일 2012.06.18

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  디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

  Verilog HDL 분석1) 반가산기의 Verilog HDLmodule HALF_ADDER(X, Y, S, COUT);input X, Y;output S, COUT;assign S ... = X ^ Y;assign COUT = X & Y;endmodule반가산기는 비교적 간단한 verilog코드로 이루어진다. ... 이때 두 번째 비트에서 올림수가 생길 경우 계산에 의해 얻어지는 수의 최상위 비트가 1이 되므로 음수의 범위에 그대로 존재하는 반면 두 번째 비트에서 올림수가 생기지 않을 경우 계산에

  리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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  4bit Full Adder (4비트 전가산기 구현) Verilog Design

  ★ FA( Full Adder : 전가산기 )반가산기는 2진수의 한 자릿수만 계산할 수 있다.n bit의 2진수 덧셈을 위해서는 아랫자리에서 올라온 자리올림을 함께 계산하여야 하는데 ... 자리올림(C) : Carry★ 논리식★ 논리회로★ Verilog Sourcemodule fulladder(x, y, cin, s, cn);output s, cn;input x, y, ... , 즉 두 개의 2진수 A와 B에 자리올림까지 함께 더하는 회로가 전가산기이다.★ 진리표★ K - Mapa.

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12 | 수정일 2020.09.10

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  연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

  또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. ... 과정에서 delay를 측정하지 않았기 때문에 실험 값을 대입하여 동작 주파수를 계산할 수는 없지만 만약 최대 경로 지연 시간이 50ns이라고 가정하면 최대 동작 주파수는 다음과 같다 ... 멀티플렉서만으로 구현하시오.구현한 멀티플렉서의 모양은 다음과 같다.③ 7-세그먼트 디코더의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오.실험

  리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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  Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

  즉, 우리가 1bit full-adder를 이용하여 수 bit의 가산기를 구현한다고 하면, 전체적인 개념은 가산기를 bit의 숫자만큼 병렬로 이어놓은 것이 될 것이고, 각 가산기는 ... 신호가 결과로 얻어지지 않았고, 서 로 다른 신호 X=1 Y=0, 또는 X=0 Y=1을 받았을때에는 결과 값 으로 신호가 얻어질수 있었다.- adder의 구현의 경우 단 1자리의 계산이지만 ... Verilog HDL File에서 Verilog 코드를 작성한다.(xor Gate,Full-Adder)6. 컴파일하고 제대로 동작하는지 확인하기 위해 시뮬레이션을 한다.7.

  리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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  verilog 베릴로그 booth multiplier와 CLA로 구현한 자판기 (보고서,발표자료 포함)DE2-70보드 다운가능 v file 포함

  프로젝트 소개 (1) 프로젝트 목표 수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog ... Adder, multiplier는 각각 계산이나 구조에 따라서 여러 방식이 존재하고, 특성이 각기 다르므로 상황에 따라서 가장 적절한 구조를 찾아서 쓰면 된다고 배웠습니다. ... 4종류의 동전과 7가지의 상품이 있고 그 상품의 개수를 입력하면 곱하여 한꺼번에 계산이 되고 반환 버튼을 누르면 금액에 따라 반환되는 동전의 종류와 개수가 표시 됩니다.

  리포트 | 21페이지 | 4,000원 | 등록일 2008.12.29

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  VHDL로 작성한 계산기의 소스 파일 입니다.

  그러고 보니 현재 계산기 모듈에 변화 없이 문제 해결이 가능하군요. ... VHDL로 작성한 계산기 소스파일입니다. 4칙연산(더하기,빼기,곱하기,나누기)를 수행하여 4개의 7 segment에 출력하도록 합니다.어떤 분이 구매하시고 동작하지 않는다고 하시는데 ... 아니면 입력 받는 모듈 앞에 버튼의 입력을 받았으때 처음 누른 값만 한 사이클동안 계산기 모듈에 넘겨주는 작은 스테이트 머신을 삽입하셔도 가능합니다.

  리포트 | 30페이지 | 3,000원 | 등록일 2008.03.30 | 수정일 2021.06.28

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  곱셈기(디지털회로 텀프로젝트)

  Positive is not required.해석)signed number 2 비트짜리 곱셈기를 설계하라. ... #Truth table 작성입력 (INPUT)출력 (OUTPUT)a1a010진수b1b010진수부호m3m2m1m0계산값0000000000*************000010-200000000011 ... a1a0)000001(a1a0)000111(a1a0)000110(a1a0)0110f(SOP)=(a1a0b0+a0b1b0) f(SOP)=a0b0# 프로그램 디자인 (max plus , verilog

  리포트 | 5페이지 | 무료 | 등록일 2010.09.17

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  디지털 논리 실험, Half adder와 Full adder 실험 결과 보고서

  수 있기 때문에 보다 빨리 계산할 수 있다. ... 고찰입력출력CinXYCoutS0*************10111010001101101101011111실험 6에서는 Half Adder와 Full Adder의 원리를 공부하고 그 원리를 토대로 회로를 구성하고 Verilog ... 하지만 이 경우에는 4-bit로써 계산 단계 자체가 원래 적기 때문에 ripple방식과 cla방식 간의 속도 차이가 크게 나지 않을 수 있다.3) 지연을 개선할 수 있는 Adder를

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  ADDER COMPARATOR

  std_logic);end component;--component를 이용하여 구조적 표현을 사용한다--8개의 비트를 가진 A와 B의 합을 구하기 위해 A와 B를 각각 4비트씩 나누어--계산하려 ... 가산기 즉 adder는 carry를 처리할 수 있도록 full adder로 디자인 한다. 또한 4비트 가산기와 비교기를 2비트 가산기와 비교기를 사용하여 구현해 본다. ... SIMULATION과 FUNTIONAL SIMULATION을 통해 결과값을 확인해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog

  리포트 | 21페이지 | 1,000원 | 등록일 2010.03.26

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  led전광판 자료조사

  그러나 현재 표준언어는 VHDL과 Verilog이 두가지 뿐입니다. ... Programmable Gate Array)는 PLD(Programmable Logic Device)의 한 종류입니다모두 회로(디지털)를 프로그램할 수 있다는 특징이 있죠.PLD는 초창기 ... 도구의 지원 필요 : VHDL은 하드웨어를 기술해 이를 시뮬레이션하기 위해 만들어진 언어이므로 설계자들의 또 다른 관심사라 할 수 있는 정확한 타이밍의 예측 및 임계 경로 등의 계산이

  리포트 | 3페이지 | 2,500원 | 등록일 2011.11.20

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  H264/AVC를 위한 디블록킹 필터의 효율적인 구조

  component - 입력 q2, q1, q0, p0, p1에 의해 출력 q'0 생성 - 입력 q2, q1, q0, p0에 의해 출력 q'1 연산 속도 최소화 하드웨어 구현 시, 크기( ... order)Edge FilterGet bS Threshold4x4 TR14x4 TR2page * / 31기능 블록 설계 – Get bS Threshold Unit (1)경계 세기 bS 계산 ... Transpose Register 사용TR2+양방향 입출력 구조와 데이터 패스 재구성 방식 사용 경계 5~28 필터링 시 매우 유용함page * / 31설계 검증 및 성능 분석 (1)동작 검증Verilog_HDL을

  리포트 | 30페이지 | 2,000원 | 등록일 2012.01.28

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  부산대 전자전기공학부 3학년 1학기 디지털 회로 설계 실험 4bit up 계산기

  계산기 잘 돌아가고요 a+받았던 소스입니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2009.03.11

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  [디지털공학]8비트 덧셈, 뺄셈기 verilog로 구현

  1. 소스코드///////////////////////////////////////////////////////////////////////////////////////////////////////// File name : AddSub_8bit.v //module Ad..

  리포트 | 3페이지 | 1,000원 | 등록일 2006.07.21

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  [전기전자기초실험] 연산 회로 설계 실험 예비보고서

  즉 오버플로우는 계산값의 부호를 반대로 바꿔서 틀린 결과를 발생시킨다. 이는 부호비트로 발생해 들어오는 캐리와 부호비트에서 나가는 캐리를 조사하여 알 수 있다. ... 이 두 개의 캐리가 서로 다를 경우 오버플로우가 발생하게 된다.③ 4비트 ALU를 verilog HDL로 동작수준에서 구현module ALU(en, ctrl_s, a, b, out_f ... 2의 보수체계에서 양수 N은 부호와 크기 체계와 같이 0 뒤에 크기를 붙여 표시한다. 그러나, 음수 -N은 2의 보수으로 표시된다.

  리포트 | 4페이지 | 1,000원 | 등록일 2009.07.29

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  연세대 전기전자 기초실험 9. 연산 회로 설계 실험 (결과보고서)

  캐리 예측 가산기에서는 입력 오퍼랜드가 결정되면 입력에 의해 결정된,를 이용하여 모든 캐리를 동시에 계산할 수 있다. ... 덧셈기 / 뺄셈기의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오.동작 주파수라는 것은 입력 신호에 들어가고 나서 출력 신호가 ... 또한 주파수를 계산할 때는 이런 로직 자체의 delay 말고도 clock to output, cell delay, net delay, setup, hold등을 모두 고려하여 계산한다

  리포트 | 9페이지 | 1,000원 | 등록일 2007.12.30

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  Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하기

  Xor, And, Or, Not을 셀렉트 시그널에 의해 선택하여 계산을 가능하게 하였습니다. Not 을 응용한 드모르간의 법칙도 계산이 가능한 것이 특징입니다. ... 이용하여 해당 신호의 발생유무를 플래그 출력으로 쉽게 알 수 있게 한 것이 특징입니다.Learning Objectives - 이 프로젝트의 목표는 하드웨어 기술 언어 중의 하나인 Verilog ... ReportAdderSubtractor / ALU(Add,Sub,Xor,And,Or,Not)OverviewProject DescriptionAdderSubtractor - 가감산기로서

  리포트 | 18페이지 | 9,000원 | 등록일 2007.12.09

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  제9장 연산 회로 설계 실험(결과)

  병렬가산기의 경우에는 단순한 전가산기를 병렬로 연결하여 간편하게 구성 가능 하지만 하위 비트에서 계산된 carry가 다음 상위 비트에 전달되어야 비로소 다음 계산이 시작, 즉, 최하위 ... 그러나 carry look ahead 방법은 비트 계산 전에 비트의 조합에 따라 결정될 carry를 계산하기 위한 추가적인 논리회로가 필요하다.② 4비트 덧셈기/뺄셈기의 최대 경로 ... 12.1+14.5+17.0+19.5+20.8=83.9ns가 된다. ( (1)의 ③번 그림 참조 )이므로 최대 동작 주파수는이다.③ 다른 종류의 덧셈기를 조사하여 32비트의 덧셈기를

  리포트 | 8페이지 | 1,500원 | 등록일 2008.12.29

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