"vhdl 설계" 검색결과 61-80 / 986건

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  vhdl을 이용한 RAM 설계

  PurposeType 구문을 이해한 후, ROM 설계에 적용시킨다. ROM의 동작 특성을 이해 한 후 RAM에 적용시켜 Read&Write 기능을 하는 RAM을 설계할 수 있다. ... Problem Statement① Describe what is the problem.강의안의 ROM예제를 참고하여 Enable을 가지는 single-port RAM을 설계한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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  vhdl을 이용한 카운터 설계

  PurposeIf문과 When문으로 이루어진 3비트 up/down 카운터를 바탕으로 3비트 binary / gray 카운터를 설계한다. ... Problem Statement① Describe what is the problem.강의안의 3bit up/down counter 예제를 참고하여 binary/gray counter을 설계한다

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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  성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

  1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 c_out을 schematic에 표현하시오. (스캔 첨부 가능)1.Full_adder..

  리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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  [디지털시스템][VHDL] Garage Door Opener Controller 설계(차고 문 설계)

  과 목 : 디지털 시스템과 제 명 : Garage Door OpenerController담당교수 :학 과 : 전자전기공학학 년 : 3학년학 번 :이 름 :제 출 일 : 2013.03.24.Purpose이번 과제를 통해 2학년 때 배운 '논리회로' 과목을 총 복습을 한다..

  리포트 | 6페이지 | 2,000원 | 등록일 2014.05.07

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  [VHDL,AVR]전자 오르간 피아노 quartus2 설계 프로젝트

  프로젝트QUARTUS 2와 FPGA kit를 이용하여 자유연주와 저장이 가능한 전자 오르간을 구현.1. 자유 연주 기능2. 녹음 기능개선 사항1.Clk_div Block에서의 주파수 (Sampling) 증가2.Ram의 array 증가3.추가적인 switch 사용

  리포트 | 13페이지 | 3,000원 | 등록일 2014.12.15 | 수정일 2021.07.08

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  vhdl 디지털 탁상 시계 설계

  2010학년도과목교수이름학번설계작업서성결대학교 정보통신공학부모둠설계제안서(계획서)-목표순서항목평가설계의 목표● 설계목표 : VHDL 디지털 탁상 시계 구현.● 동작설명 : 현재 시각 ... 추후 변경 가능.통합1) 시간 표시 방법 24시간 표시방법으로 통일.2) 시계로서의 동작 완벽함.설계보고서순서항목평가설계의 목표● 설계목표 : VHDL 디지털 탁상 시계 구현.● 동작설명 ... 구현방법 : VHDL - softwareWire wrapping - hardwareOrcad - 회로설계발표자료기대효과● 아이디어 상품으로 틈새시장을 공략할 수 있을 것으로 판단된다

  리포트 | 34페이지 | 3,000원 | 등록일 2010.12.30

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  [VHDL][논리회로] 자판기 설계(3가지,반환)

  [VHDL][논리회로] 자판기 설계(3가지,반환)A+받은 설계 입니다실습 최종 과제 였고 최선을 다해서 만들고교수님한테도 칭찬 받은 설계입니다.코인 반환과 잘못된 코인 입력시 반환기능도

  리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2018.05.17

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  VHDL을 이용한 Elevator system 설계

  설계목표8층 엘리베이터의 내부 제어를 위한 VHDL구문 설계ALTERA DE2 보드의 구성요소를 가지고 엘리베이터의 동작을 표현4. ... 응용논리회로설계Term Project[Elevator system]Elevator System응용논리회로설계 Term ProjectElevator System1. ... VHDL 소스library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity 구문, VHDL에서 사용될

  리포트 | 26페이지 | 3,000원 | 등록일 2010.10.16

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  Vhdl 메모리 설계

  메모리 설계(ROM)VHDL 설계 (lpm 함수를 이용)library ieee; use ieee.std_logic_1164.all;library lpm; use lpm.lpm_components.all ... 01011 : 00001010;01100 : 00001011;01101 : 00001100;01110 : 00001101;01111 : 00001110;end;파형Timing확대 화면VHDL ... 설계 (Arrays 활용)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all

  리포트 | 5페이지 | 1,000원 | 등록일 2008.01.08

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  VHDL을 이용한 State_machine 설계

  응용논리회로설계[State_machine]응용논리회로설계 State_machine모든 코딩은 ultraedit32를 이용하여 코딩하였으며, 시뮬레이션은 modelsim 6.0과 synplify

  리포트 | 6페이지 | 1,000원 | 등록일 2010.10.16

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  [VHDL]스탑워치 설계

  스탑워치 VHDL 설계?

  리포트 | 10페이지 | 1,500원 | 등록일 2009.06.03

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  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... 위 그림의 경우는 0~4까지 세는 5진 카운터이다.(3) 그 외 VHDL의 문법에대해(3-1) STD_LOGIC 논리체계VHDL의 STD_LOGIC 논리체계는 위와같이 8가지가 있고 ... -VHDL--RTL Viewer--시뮬레이션 결과-0~F까지 증가후 다시 0으로 돌아가 시작하는 모습을 볼 수있다.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  vhdl 기본게이트 설계

  보고서 제출 기한을 준수하였습니다.나는 보고서 작성시 위법 행위를 하지 않고,성균인으로서 나의 명예를 지킬 것을 약속합니다.과 목 : 논리회로설계과 제 명 : 기본게이트설계[예비]담당교수 ... 이 실험에서 UCF(User Constraints File)를 작성하진 않았지만 이 작업은 설계자가 설계를 할 때 물리적인 제약 조건들을 적용하는 작업으로 implementation에서 ... 시험내용 및 결과2.1 기본게이트 설계- 실험 방법 및 내용 설명 -- 주요부분 코드 설명 -3. 결과 검토 및 의견1. 예비조사 및 실험 내용의 이해1.1 부울대수란?.?

  리포트 | 6페이지 | 1,000원 | 등록일 2009.04.25

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  VHDL의 활용(_디지털시계의 설계)

  디지털시스템의 설계를 위한 VHDL의 기본과 활용VHDL의 활용[ 디지털시계(digital watch)의 설계]▣ 제1절 목표,구성 및 동작? 설계의 목표? ... 분 설정은 설정버튼1를 누르면 분의 값이 1씩 증가- 시 설정은 설정버튼1를 누르면 시의 값이 1씩 증가▣ 제2절 하드웨어 구조[그림 3.1] 디지털시계의 하드웨어 구조▣ 제3절 VHDL ... 시간(time)표시 기능, 시간수정, 스톱워치(stop watch) 기능의 디지털 시계 설계? 모드선택과 시간수정은 버튼이용, 시간표시는 7_segment이용? 구성 요소?

  리포트 | 12페이지 | 1,500원 | 등록일 2010.06.13 | 수정일 2017.12.22

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  VHDL를 이용한 Digital Clock의 설계

  Purpose- Mode Generator를 설계한다.2. ... Sources & Results1) VHDL Sourcelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL; ... switch), SET(각 mode별로 값을 증가시키는 switch)을 받고 출력으로 MODE1, MODE2, INCREASE가 나오는 기본 골격에서 다음과 같은 State로 구성되도록 설계한다

  리포트 | 34페이지 | 10,000원 | 등록일 2010.06.24

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  VHDL 을 이용한 디지털 시계 설계

  표시 하고 각각의 값을 설정 할수 있도록 하며, Stop Watch는 시작과 정지 모드를 가지고 정지시 정지한 시간에서부터 다시 시간이 흘러가게 되는 기능을 가진 디지털 시계를 설계하였습니다.설계한 ... 시계기능에서 시간이 흐르고 있는 시계와 알람기능에서 맞춰진 시계의 시간이 일치하게 되면 LED에 불이 들어와 알람시간이 되었다는 것을 알 수 있도록 설계하였습니다.2. ... Block DiagramDigtalClockALRAMHOUR_HHOUR_LMIN_HMIN_LSEC_HSEC_LSECC_HSECC_LCLKMODESUB_MODESETRST- 이번에 설계한

  리포트 | 34페이지 | 3,000원 | 등록일 2010.06.03

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  VHDL를 이용한 계산기설계

  과 목 : 논리회로설계실험과 제 명 : 계산기 설계담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 06. 04IntroductionKIT를 ... : 이번 실험은 2개의 component를 사용하여 설계해야한다. ... , 덧셈 시 합이 16을 넘어가면 carry가 생기는 것을 고려하여 설계한다.④ LCD_DISPLAY 모듈 설계- LCD_TEST와 DATA_GEN을 통합하는 역할로써 실질적으로 FPGA

  리포트 | 23페이지 | 1,000원 | 등록일 2010.05.27

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  VHDL이용한 NAND,NOT,OR,AND 설계.

  설계 하시오.* entity명을 포함한 모든 file-name은 entity와 동일한 명을 사용함(file-name은 본인의 영문이름(full-name)으로 정함VHDL CODElibrary ... 일시2010.5.28전공전자전기공학부실습시간학번이름제목* 7 SEGMENT DECODER FOR VHDL실습목적실습내용실습결과* 7 SEGMENT DECODER에 대하여 VHDL로

  리포트 | 7페이지 | 1,000원 | 등록일 2012.07.04

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  VHDL 설계 레포트(문법적용)

  library ieee;use ieee.std_logic_1164.all;entity logic1 isport(a,b,c :in bit; y :out bit);end logic1;architecture sample of logic1 issignal w, x : bit;..

  리포트 | 13페이지 | 2,000원 | 등록일 2010.04.24

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  VHDL을 이용한 설계-7 segment

  [Project 1] VHDL을 이용한 설계1. 개요▣ Clk의 High 신호에 자신의 학번이 출력되게 하라.- 학번: 2007200962. ... 테스트 벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. ... 클럭이 Low로 변할 때에는 segment가 동작하지 않아야 하므로 모든 bit에 ‘0’을 할당한다.⑤ Testbench - 설계한 코드를 시뮬레이션하여 동작을 검증하기 위해 테스트

  리포트 | 4페이지 | 1,000원 | 등록일 2012.07.12

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