"논리설계실험" 검색결과 101-120 / 7,289건

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  09-논리회로설계실험-예비보고서

  A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 29논리회로설계 실험 예비보고서 #9실험 9. ... 과 목 : 논리회로설계실험과 제 명 : #9 순차회로 설계_카운터 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : ... 실험 목표순차회로의 일종인 동기식 카운터와 비동기식 카운터에 대해 이해하고 두 가지 종류의 카운터와 동기식 카운터의 일종인 존슨 카운터와 링 카운터를 VHDL을 이용해 설계할 수 있다

  리포트 | 8페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  아주대학교 논리회로실험 설계 에비보고서

  [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. ... Part별 설계 회로 분석[Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. ... 하지만 설계시 제한점으로, 오직 7개의 line밖에 사용할 수 없음을 유념해야 한다. 여기서는 74151 MUX를 이용해 보기에 간단한 회로를 구성하기로 하였다.

  리포트 | 6페이지 | 1,500원 | 등록일 2016.06.16

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  02 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고, 각 가산기의 논리회로를 그려본다.2. ... 실험 내용- 실험 1. 반가산기(1) 진리표를 작성하고 논리식으로 정리하시오.1) 진리표 , 논리식입 력출 력AB합(S)자리올림(C)*************101표1.

  리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1. ... 이용하여 병렬가산기를 설계해본다.2. ... 실험 목표Signal 과 Variable, Constant의 차이를 이해하고 이진화 십진법과 그 덧셈에 대해 알아본다.병렬가산기에 대해 이해하고, 직접 8비트 병렬가산기를 그려본다.VHDL을

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01-논리회로설계실험-예비보고서

  4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 ... 기본 게이트 설계1. 실험 목표VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.2. 예비 이론(1) CPLD, FPGA란?

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  04-논리회로설계실험-예비보고서

  4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 1논리회로설계 실험 예비보고서 #4실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #4 디코더 엔코더 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 ... 따라서 각 분할 영역(a~g)은 입력 4개에 의해 출력을 결정 지어져야 한다.- 따라서 카노맵을 이용하여 논리회로를 설계해보면 다음과 같다.3.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  05-논리회로설계실험-예비보고서

  조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 8논리회로설계 실험 예비보고서 #5실험 1. ... 과 목 : 논리회로설계실험과 제 명 : #5 조합회로 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4 ... 실험 내용- 실험 1. 4:1 MUX를 설계하시오.(1) 4:1 MUX1) 진리표2) 모델링 (Procedure 사용)모델링library IEEE;use IEEE.STD_LOGIC_

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  10-논리회로설계실험-예비보고서

  A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 5. 6논리회로설계 실험 예비보고서 #10실험 10. ... 과 목 : 논리회로설계실험과 제 명 : #10 순차회로 설계_FSM (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : ... 순차회로 설계_FSM1. 실험 목표순차회로의 응용인 FSM(Finite State Machine), 밀리머신, 무어머신의 개념을 이해하고 이를 실생활에 응용해 볼 수 있다.

  리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic

  리포트 | 1,000원 | 등록일 2017.05.23

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  논리회로설계실험 프로젝트 8Bit 계산기

  논리회로설계 설계 보고서 #11. ... 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.8bit 덧셈기를 구현하고 결과를 7 segment로 출력하는 회로를 설계하는 ... 토의이번 설계의 목표는 8비트 BCD 덧셈기를 설계하고, 그 결과를 7 segment로 출력하는 회로를 설계하는 것이었다.

  리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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  논리회로설계실험 메모리 설계

  1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity ram

  리포트 | 3페이지 | 3,000원 | 등록일 2010.12.22

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  논리회로설계실험 ALU & multiplier (결과보고서)

  [네이버 지식백과] ALU [Arithmetic and Logic Unit] (용어해설)이번 실험에서는 산술연산, 논리연산, 시프트연산을 수행하는 8비트 ALU를 설계하고 TESTBENCH를 ... 하지만 이전에 실험에서 설계할 때 사용해보았던 것들을 다양하게 활용해보았던 점에 있어서 큰 의의가 있다고 생각한다. ... Conclusion이번 실험은 8bit ALU를 설계하여 실행하고 multiplier를 설계하여 곱셈연산을 수행해 보는 것이었다. 8bit ALU는 각각 연산들은 크게 어려운 것이

  리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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  논리회로설계실험 FSM moore LCD (결과보고서)

  이러한 활동들은 논리적인 상태들의 진행으로 기술되는 호출 과정을 가진다. ... Evaluation지난 실험과 같이 LCD를 사용하는 면에 있어서는 똑같았지만 구현하는 방식에 있어서는 차이가 있었다. moore machine은 처음 설계해보긴 하지만 결국 조건문을 ... Conclusion이번 실험은 이론으로 알고 있던 moore machine을 구현하는 것이었다.

  리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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  성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

  1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 c_out을 schematic에 표현하시오. (스캔 첨부 가능)1.Full_adder..

  리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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  08 논리회로설계실험 예비보고서(카운터)

  논리회로설계 실험 예비보고서 #8실험 8. 카운터 설계1. 실험 목표카운터의 개념과 종류에 대해 학습하고, VHDL을 이용하여 각 카운터를 설계한다.2. ... 실험 내용- 실험 1-1. 8비트 비동기식 업카운터 설계(1) VHDL 코딩8비트 비동기식 업카운터(2) 시뮬레이션 결과- 실험 1-2. 8비트 동기식 다운카운트 설계(1) VHDL ... 코딩8비트 동기식 다운카운터(2) 시뮬레이션 결과- 실험 2-1. 8비트 존슨카운터 설계(1) VHDL 코딩8비트 존슨카운터 설계(2) 시뮬레이션 결과- 실험 2-2. 8비트 링카운터

  리포트 | 9페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  07 논리회로설계실험 결과보고서(RoV)

  논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1. ... 실험 목표RoV-Lab7000이 목표에 맞게 동작하도록 VHDL을 이용하여 설계한다.led와 7 segment로 원하는 결과를 나타내게 한다. RoV-Lab70002. ... 실험 결과실험 1.

  리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  09 논리회로설계실험 결과보고서(fsm)

  논리회로설계 실험 결과보고서 #9실험 9. FSM1. 실험 목표무어머신의 개념을 이용해 주어진 동작에 맞게 작동하는 자판기를 설계한다.2. 실험 결과실험 1. ... -0S4S1---1S5S3---1 자판기 상태표(2) 설계 내용1) 소스 코드자판기 동작 코드debouncing 코드3) 스케메틱 설계4) 결과상태 S1상태 S1 -> S3 (50원 ... S1에서 스위치를 때면 입력은 0이되고 상태는 S0으로 바뀐다.자판기 본체 코드와, debouncing 코드를 스케메틱 방식을 이용하여 하나로 설계하였다.설계 결과는 사진과 같다.

  리포트 | 7페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  09 논리회로설계실험 예비보고서(fsm)

  논리회로설계 실험 예비보고서 #9실험 9. FSM1. ... 실험 내용- 실험 1. ... 대해 알아보고 그 방지법에 대해 생각해본다.무어머신의 개념을 이용하여 커피자판기를 설계해본다.2.

  리포트 | 6페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  실험1 실험(1) 프로젝트 디지털논리회로 도어락 설계

  PROJECT 개요한 학기동안 디지털논리회로 과목에서 배운 전반적인 이론들을(기본논리게이트, 카운터 jk플립플롭, d플립플롭 등을 )을 사용하여 실험했던 관련 이론들을 복합적으로 사용하여 ... 고 찰1학기 동안 디지털논리회로 수업에서 습득한 이론으로 실험수업을 하면서 사용한 관련 이론과 지식을 이용하여 제작하는 프로젝트였다. ... 논리식으로 표현하면 논리곱이라고도 한다.

  리포트 | 12페이지 | 2,000원 | 등록일 2014.09.21

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  08 논리회로설계실험 결과보고서(카운터)

  논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. ... 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 실험을 하기 전 작성했던 예비보고서에서 설계했던 ... 존슨카운터를 응용하여 설계하였다.실험의 목표는 클락 주파수가 2Hz인 회로이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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