"시립대 전전컴" 검색결과 121-140 / 207건

• 

  시립대 전전설2 [3주차 결과] 레포트

  전자전기컴퓨터설계실험 ⅡPost-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방..

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전자전기컴퓨터설계실험1 8주차 결과레포트

  연산 증폭기를 사용해서 회로를 설계할 때, 대부분은 양전원과 음전원를 사용한다. 이렇게 되면 단자는 Vs+, Vs-, GND(기준접압 0)을 사용한다. ... 따라서 V− 전압 형태로 방정식을 세우면 :이득 방정식 Vout 구하기 위해 V−을 치환하면:여기서 가 매우 크면(이상적 연산 증폭기는 무한대) 다음과 같이 근사화시킬 수 있다:비반전 ... 여러 가지 시도를 해보다가 op-amp의 출력 나오는 부분의 전선을 뽑고 멀티미터의 한 쪽을 대고 한 쪽은 나머지 저항이 연결된 선 두 선을 동시에 연결했더니 우리가 원하는 전류 값이

  리포트 | 27페이지 | 2,500원 | 등록일 2016.03.06

  다운로드 장바구니
• 

  시립대 전자전기컴퓨터설계실험1 5주차 결과레포트

  학생들의 편의를 위해 무료로 배포하여 단일 회로 안에 사용 가능한 부품 수를 25개(Tr 경우 10개, OP-amp 2～3개), 최대 사용 가능한 노드(node)수는회로를 구성하고 대부분의

  리포트 | 18페이지 | 2,000원 | 등록일 2016.03.06

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험1(전전설1)6주차결과

  Groud는 전압이 0인 노드라고 생각하면 된다.각각의 변수들은 기준노드에 대해서 양인 전압을 선택한다.앞서 말한 내용을 위 사진에서 확인할 수 있다. ... (Function Generator가 두 대 필요함)Vs1(t) = 2cos(2π*1000t) [V], Vs2(t) = 2cos(2π*(1000+Δf)t) [V] 일 때,Δf가 –10 ... 표시한다.4) 2개의 폐로에 의해 공유된 전류원을 포함한 회로라면 두 폐로를 둘러쌓도록 슈퍼망로를 잡는다.5) 각 전류원으로부터 흘러 나오는 전류를 폐로전류로 표시한다.6) 각 폐로에 대해서

  리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

  다운로드 장바구니
• 

  전자전기컴퓨터설계실험1(전전설1)3주차결과

  또한 걸어준 전압은 교류이기 때문에 양단의 전압이 서로 바뀌게 되고 앞의 일을 반복하게 된다고도 하였다.그렇다면 이 부분에 대해서 순차적으로 알아보자. ... 그 부분만 알 수 있다면 줄어드는 이유에 대해서 알 수 있을 것이다.다음 사진 도중에 꺾여버리는 모습으로 나타나게 된 것이라고 들었다. 인덕터도 이와 비슷한 이유이다.

  리포트 | 28페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

  다운로드 장바구니
• 

  시립대 전전설2 [7주차 결과] 레포트

  세번째 실험에서는 moore 머신 밀리 머신의 개념에 대해서 익혔고 case문에의 latch설정의 에러가 발생되지 않기 위해서 default문을 작성해서 작성을 하였다. default를

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [2주차 결과] 레포트

  전자전기컴퓨터설계실험 ⅡPost-reportHDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. Purpose of this LabISE 시뮬레이션을 이용하여 simulation Run time을 설정하여..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [6주차 예비] 레포트

  Purpose of this Lab인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 설계한

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [2주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report2주차: HDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [5주차 결과] 레포트

  Purpose of this LabMUX와 DEMUX의 작동원리를 키박스로 확인을 하고 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 ... 그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [5주차 예비] 레포트

  대부분의 디코더는 Low 상태를 이루도록 설계되어 있고, 선택된 출력 단자가 Low이면 다른 모든 단자는 High가 된다. ... 입력 조합에 대해서 M개의 출력 단자 중에서 1개만 High의 값이 출력되고, 나머지의 출력 단자에서는 Low의 값이 출력된다. ... Purpose of this Lab인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 설계한

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [9주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre report9주차: Display Control1. Introduction (실험에 대한 소개)가. Purpose of this LabVerilog HDL 언어를 사용하여 character display를 위한 VFD장치 제어를 실험함.나..

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [6주차 결과] 레포트

  Purpose of this Lab인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 설계한 ... 즉 CLK 하나로 A,B에 대해서 각각 CLK1 CLK2로 작동을 하는 것을 알수있다.두번째 실험바로위의 실험인 로직에서 코딩시에 아래와 같이 바꾸면 어떤 동작이 일어나는지 실험하고

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [3주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [1주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report1주차: TTL gates Lab on Breadboard1. Introduction (실험에 대한 소개)가. Purpose of this Lab- TTL 소자인 HD74LS08 (AND), HD74LS32(OR), HD74LS..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [4주차 결과] 레포트

  Purpose of this Lab베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 ... 이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [4주차 예비] 레포트

  Purpose of this Lab베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 ... 이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [1주차 결과] 레포트

  전자전기컴퓨터설계실험 ⅡPost-reportHDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. Purpose of this LabISE 시뮬레이션을 이용하여 simulation Run time을 설정하여..

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [7주차 예비] 레포트

  전자전기컴퓨터설계실험 ⅡPre-report7주차: Sequential Logic 21. Introduction (실험에 대한 소개)가. Purpose of this Lab유한 상태 기계 출력인 Moore Machine에 대하여 이해를 하고 Mealy machine의 출..

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [8주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱpre-report8주차: 7-segment, Piezo1. Introduction (실험에 대한 소개)가. Purpose of this Lab7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니