"시립대 전전설2" 검색결과 141-160 / 390건

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 2주차 결과레포트(우수 채택됨)+MATLAB코드+실험데이터+교수님피드백 - 1st Order RC/RL Circuit Frequency Responses

  이때 측정 방법은 저항에 관계없이 동일하였다.II.2.RL Low-Pass Filter< 그림 중략 >Figure 2는 Exper. 2의 회로 구성을 Tinkercad®를 이용하여 ... R_L=∞인 경우 Figure 2와 동일하며, R_L=50 Ω인 경우는 50 Ω 저항을 추가로 병렬 연결해주었다.

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 결과레포트+MATLAB코드+실험데이터+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

  IntroductionI.1.Purpose본 실험은 Op-Amp를 사용하는 Active Filter 중 1st/2nd-order LPF와 2nd-order Band-pass Filter에 ... Experiment Setup다음 Figure 1,2,3은 각각 Exper. 1,2,3에서 실제로 사용한 회로 구성을 Tinkercad®를 이용하여 R_L=50 Ω으로써 모델링한 것이다

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

  I.IntroductionI.1.Goals1st/2nd order active filter를 설계하고 그 frequency response를 측정하여 이론적으로 계산한 값과 비교한다.I ... .2.Purposes of documentation실험에 앞서 MATLAB과 LTspice tool을 이용하여 필요한 이론적인 값을 점검할 수 있다.II.Summary of TheoriesII ... (참고문헌 [pp.140-144, 2])< 중 략 >II.3.Decoupling capacitor (Bypass capacitor)다른 소자에 의해 생긴 noise를 줄이기 위해 GND와

  리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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  (10가지 기능, 코드 전체 포함, 직접 작성한 코드, 확장성 좋은 코드)서울시립대학교 전전설2 10주차(Final) 예비레포트(코딩 매우 성공적, A+, 10점 만점 11점, 디지털 시계)

  //이 데이터가 LINE1, LINE2 동작에 적용된다. ... 시계의 필수 기본 동작을 포함하고, 다양한 선택 동작을 설계 및 구현한다.디스플레이 동작의 다양성을 설계 및 구현한다.2. ... 수행 과제(1) Lab 2Text LCD를 이용하여 Digital Clock을 구현하시오.필수 기능 : 시/분/초 표현과 시간 조정 기능을 포함부가 기능 : 자유롭게 추가할 것 (예

  리포트 | 33페이지 | 3,700원 | 등록일 2020.07.22 | 수정일 2020.12.07

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  (믿음, 자세한 설명 포함, 10가지 기능, 코드 전체 포함, 직접 작성한 코드, 확장성 좋은 코드)서울시립대학교 전전설2 10주차(Final) 결과레포트(코딩 매우 성공적, A+, 10점 만점 11점, 디지털 시계)

  == 3) beginOUT_DATA[27] = 8'h2A; //'*'OUT_DATA[28] = 8'h2A; //'*'OUT_DATA[29] = 8'h2A; //'*'OUT_DATA ... 시간의 설정만 이루어지게 해주었습니다.이후 지정한 시간과 현재 시각이 일치하면 알람이 울리도록 변수에 변화를 주었습니다.이후 종료는 아무 버튼이나 누르면 이루어지도록 하였습니다.2. ... 1) beginselect_sound = 0;endendelse if(piezo_step 270 && piezo_step == 3) beginseleT_DATA[27] = 8'h2A

  리포트 | 117페이지 | 6,000원 | 등록일 2020.07.22 | 수정일 2020.11.08

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  시립대 전전설2 [2주차 결과] 레포트

  병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다. ... 단순히 4단의 전가산기를 연결하면 되므로 간편하지만 아랫단의 계산이 완료되어야만 그 Carry를 받아서 윗단의 계산을 할 수 있으므로 동작시간이 비교적 길게 걸린다는 단점이 있다.2 ... 전가산기는 쉽게 말해서 가수, 피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [2주차 예비] 레포트

  전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.2. Materials & Methods (실험 장비 및 재료와 실험 방법)가. ... 그러나 이 AND, OR, NOT 등을 사용한 간단한 회로에서는 더욱 하위에서의 자리올림을 처리하는 것이 불가능하므로 가산 회로로서는 불완전하여 이와 같은 회로를 반가산기라고 한다.전가산기전가산기는 ... 전가산기는 쉽게 말해서 가수,피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 예비] 레포트

  nettri0 저항성 pulldown에 의해 접지로 연결되는 nettri1 저항성 pullup에 의해 접지로 연결되는 nettrireg 물리적인 net에 저장되는 전하를 모델링하는 net2.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 예비] 레포트

  blogId=deepb1ue&logNo=221235465857&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F2) http://users.encs.concordia.ca ... Procedure of Lab 2.OR_GATE의 출력을 확인해라1) TTL 7432의 데이터 시트를 확인 후 Vcc,GND,INPUT,OUTPUT의 핀을 확인한다.2) 브레드보드에 ... PreLab 2.배타적 OR 게이트의 역할을 하는 TTL 7486을 이용해서 실험할 것이다. XOR의 경우에는 SW1, SW2 둘 중의 하나가 닫혀있을 때 작동을 하게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 예비] 레포트

  또한, 4비트로 인터페이스 할 경우에는 DB4~DB7을 사용하며, 상위 4 bit를 먼저 전송하고 다음에 하위 4 bit를 전송해야 한다.)- CGRAM address Setting ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F2) http://thinkpiece.tistory.com ... Supposed Data and Results of this Lab (예상 실험 결과)첫번째 실험 : Text VFD에 학번과 이름을 출력하시오.(1)(2)(3)(3)(4)(5)(6

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 결과] 레포트

  이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 ... Purpose of this Lab베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 ... 표현하는 경우, 가산기를 가감산기로 이용한다.전가산기전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 예비] 레포트

  그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과 ... 대부분의 디코더는 Low 상태를 이루도록 설계되어 있고, 선택된 출력 단자가 Low이면 다른 모든 단자는 High가 된다. ... 입력 조합에 대해서 M개의 출력 단자 중에서 1개만 High의 값이 출력되고, 나머지의 출력 단자에서는 Low의 값이 출력된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 결과] 레포트

  즉 CLK 하나로 A,B에 대해서 각각 CLK1 CLK2로 작동을 하는 것을 알수있다.두번째 실험바로위의 실험인 로직에서 코딩시에 아래와 같이 바꾸면 어떤 동작이 일어나는지 실험하고 ... Purpose of this Lab인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 설계한 ... A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨.이런 데이터 전송을 병렬 데이터 전송이라 함2.

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 예비] 레포트

  Purpose of this Lab인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 설계한 ... A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨.이런 데이터 전송을 병렬 데이터 전송이라 함2. ... Essential Backgrounds for this Lab래치(LATCH)2개의 NAND게이트 게이트로 구성된 래치의 동작래치(LATCH)2개의 NOR 게이트로 구성된 래치의 동작J-K

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 결과] 레포트

  nettri0 저항성 pulldown에 의해 접지로 연결되는 nettri1 저항성 pullup에 의해 접지로 연결되는 nettrireg 물리적인 net에 저장되는 전하를 모델링하는 net2.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 결과] 레포트

  만약 up=1, 그리고 출력이 15이하일 경우에는 out은 그 전의 출력값에 +1을 한다.만약 up=0이면 출력이 15이하일 경우에 out은 그 전의 out 값에 1을 빼게 된다. ... blogId=zzbksk&logNo=220940410770&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F2) Hyperlink "https:// ... 세번째 실험에서는 moore 머신 밀리 머신의 개념에 대해서 익혔고 case문에의 latch설정의 에러가 발생되지 않기 위해서 default문을 작성해서 작성을 하였다. default를

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 결과] 레포트

  그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과 ... 그전까지는 하나씩 입력을 통해서 코드의 길이가 길어졌다면 이번에는 반복문을 통해서 손쉽게 지속적으로 반복을 할수가 있었다. if문과 cass문중에 선태을 하자면 case문이 조금더 ... Purpose of this LabMUX와 DEMUX의 작동원리를 키박스로 확인을 하고 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 예비] 레포트

  출력이 현재상태로만 결정되는 Moore 머신과 출력이 현재상태와 입력에 의해서 결정되는 Mealy 머신으로 구분이 된다.2. Materials & Methods (실험 방법)가. ... Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인2)

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 결과] 레포트

  blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F3) Hyperlink "http:// ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F" https://m.blog.naver.com ... 장치와 다르게, Text VFD에는 문자를 표시하기 위한 컨트롤러가 같이 구성되어 있기 때문에, 이 컨트롤러를 제어하는 로직이 설계되어야 함.Text VFD Write Timing2.

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 결과] 레포트

  병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다. ... 전가산기는 쉽게 말해서 가수, 피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다. ... Essential Backgrounds (Required theory) for this LabFull adder전가산기는 반가산기와 더불어 컴퓨터 구조에 있어서 가장 중요한 요소 중

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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