"Logic gates" 검색결과 141-160 / 974건

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  전자전기컴퓨터설계실험2(전전설2) (1) TTL Gates Lab on Breadboard

  TTLTTL은 Transistor-Transistor Logic의 약자로 1961년 TRW의 James L. ... TTL은 DTL(Diode-Transistor Logic)의 개량품으로 1970년대에 TI 사의 표준 논리 IC 종류에 의해 널리 보급되었다.표준 시리즈부터 고속용, 저소비 전력용, ... OR Gate (03)2.3. XOR Gate (04)2.4. Adder (06)Ⅱ. 본론 (08)1. 실험 장비 (08)2. 실험 방법 (10)2.1.

  리포트 | 19페이지 | 2,000원 | 등록일 2019.10.06 | 수정일 2021.04.29

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  반도체 공정 레포트 - front end process(학점 A 레포트)

  고성능 logic IC는 일반적으로 고가의 epitaxial에서 제조된다. 그 이유는 이것들은 상당히 견고한 성취를 가능하게 하기 때문이다. ... Gate 유전체의 단기적인 솔루션은 초박형 실리콘 질화물 박막의 제조와 사용을 필요로 할 것이다.중장기적 솔루션은 고품질 gate 실리콘 다이옥사이드에 접근하는 높은 유전 상수와 다른 ... 일부 회사는 공격적인 크기의 bulk CMOS 매개 변수를 선택하는 반면, 다른 회사들은 요구사항의 수준이 낮은 FDSOI와 멀티 gate 구조로의 변화를 선택할 수 있다.열/박막Gate

  리포트 | 18페이지 | 1,000원 | 등록일 2022.12.29 | 수정일 2023.01.03

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  전전설2 실험1 결과보고서

  실험의 내용1) 실험 준비물- TTL7432 (OR Gate IC) 1개, 7486 (XOR Gate IC) 1개, 7408 (AND Gate IC) 1개- 저항4.7kΩ 3개, 330Ω ... 기억하는 회로를 가지고 있지 않은 게이트들의 집합예 : 덧셈기, 반가산기, 전가산기, 디코더, 인코더, 멀티플렉스, 디멀티플렉서순차회로(sequential) : sequential logic ... 순차회로에 대하여 차이점을 조사하고 여러 가지 예를 들어 설명하시오.정보를 저장하는 state를 가지느냐의 차이를 가진다.조합회로(combinational) : combinational logic

  리포트 | 8페이지 | 1,000원 | 등록일 2023.11.17

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  정보처리기사요약(2.전자계산기구조)

  논리회로의 분류1) 조합논리회로(Combinational logic circuit)― 회로의 출력 값이 입력 값에 의해서만 정해지는 논리회로로서 기억능력이 없다. ... 전자계산기구조제 1 장 논리회로(Logic Circuit)― 2진 정보를 기반으로 AND, OR, NOT 등과 같은 논리 연산에 따라 동작을 수행하는 논리소자들을 사용하여 구성된 전자회로 ... (반가산기, 전가산기, 디코더, 엔코더, 멀티플렉서, 디멀티플렉서)2) 순서논리회로(Sequential logic circuit)― 회로의 출력 값이 내부상태와 입력에 따라 정해지는

  시험자료 | 16페이지 | 3,500원 | 등록일 2021.05.24

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  반도체공정 Report-1

  ITRS에서 2005년 공개한 PIDS(Process Integration, Devices, and Structures) report의 주요 주제는 logic, memory(DRAM ... (GIDL, Gate Induced Drain Leakage,밑그림 참조) 이는 body, gate 전압과의 차이가 심할수록 발생하게 됩니다.또 channel이 짧아지면서 short ... 기존 메모리에 사용되는 트랜지스터는 다루기 힘든 silicide control gate, inter-poly dielectric, poly-silicon floating gate,

  리포트 | 15페이지 | 1,500원 | 등록일 2021.04.11

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  논리회로실험 예비보고서3

  실험 목적Logic gate를 이용해서 디지털 시스템의 기본 요소인 가산기와 감산기를 구성해보고기본 구조 및 동작원리를 이해한다.2. ... 실험부품-5V 전압원-저항-발광다이오드-IC>74HC04 : 2 input NOT gate>74HC08 : 2 input AND gate>74HC32 : 2 input OR gate ... >74HC86 : 2 input XOR gate4.

  리포트 | 8페이지 | 1,500원 | 등록일 2020.09.18

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  서울시립대학교 전전설2 5주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  Studies from this Lab이번 실험은 Combination logic을 다양한 방식으로 구현해보는 실험이었다. ... Post-Lab Report- Title: Lab#05 Combinational Logic 2(Encoder/Decoder & Mux/Demux)담당 교수담당 조교실 험 일학 번이 ... Results of Lab 2- 교안의 4:2 인코더의 회로드를 Gate primitive 방법으로 디자인하시오.입력 : A[3] : Button SW1 ~ A[0] : Button

  리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.20

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

  Post-reportCombinational Logic 2실험날짜 :학번 :이름 :1. Introduction가. ... Conclusion- Verilog HDL 언어를 여러 가지 방법론을 통해 Combinational Logic을 설계할 수 있다. ... LED1), Y1(LED2), Y2(LED3), Y3(LED4)A0A1Y0Y1Y2Y30*************0010110001(2) [실습 2] 교안의 4:2 인코더의 회로도를 Gate

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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  반도체 공정 레포트1- International technology roadmap for semiconductors, 2005 Edition, PIDS(process integration, devices, and structures)

  CMOS 이상의 기기의 성능, 전력 소모 등은 CMOS 한계를 훨씬 넘어 확장되어야 한다.LOGIC TECHNOLOGY REQUIREMENTS AND POTENTIAL SOLUTIONSLOGIC ... 이는 Roadmap의 EOT 시스템에서 gate leakage current는 직접적인 터널링 때문에 발생하며, 따라서 게 gate leakage current는 EOT 감소와 함께 ... 특히 어려운 문제는 이러한 초박형 MOSFET의 두께 제어와 가변성이다.2. high-κ gate 유전체와 금속 게이트 전극의 시기적절한 수행적시에 구현하려면 금속 게이트 작업 기능의

  리포트 | 17페이지 | 2,000원 | 등록일 2021.01.15 | 수정일 2021.01.19

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  2021년 디지털공학개론_논리 기호의 해석 방법과 5가지 Standard 논리게이트 심볼의 대치 논리 게이트 심볼을 그리시고 표준기호로부터 대치기호를 구하는 방법을 설명하시오. (1)

  논리 기호의 해석 방법.디지털 회로를 만드는데 있어서 논리 게이트(logic gate)는 가장 기본적인 요소이다. ... 설명.Standard 논리게이트 심볼 대치 논리 게이트 심볼대부분의 회로에서는 표준논리기호(AND, OR INV, NAND, NOR)가 사용되지만 표준기호와 함께 대치논리기호(alternative logic

  리포트 | 4페이지 | 3,000원 | 등록일 2021.11.24

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  저전력 VLSI 기술

  -%EB%9C%BB%EA%B3%BC-%EC%82%AC%EB%A1%80 [8] “ 단열회로 ” https://www.researchgate.net/figure/a-Adiabatic-Logic-Gate-b-PFAL-buffer-c-RC-modeling-of-one-gate-and-power-clock_fig1 ... CONTENTS. 01 주제 선정 이유CONTENTS. 02 저전력 기술 Power Gating Clock gating DVFS 단열회로 Energy harvesting EDA tool다른 ... Gating동적 / 정적 상관 없이 전력 소비에 모두 효과적 .

  리포트 | 17페이지 | 1,000원 | 등록일 2020.04.29

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  논리회로 (정연모) 기말 전체 족보 정리

  다음을 간단히 설명하거나 답하시오.1)three-gate level2) ring counter를 decoder와 counter로 표현3) SRAM DRAM차이4) coincident ... .2) 병렬을 가진 이진 카운터를 이용하여 BCD카운터를 설계하되 CLEAR 입력을 사용하는 경우를 고려하여 그리고 설명하시오.4.1)SR F/F을 이용하여 memory cell의 logic

  시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

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  아주대 논리회로실험 실험6 Latch & Flip-Flop 예비보고서

  Latch와 Flip-Flop은 Logic gate 와 귀환 루프를 사용하여 귀환 순차 회로로 Latch의 경우 Flip-Flop과 동작은 유사하지만, 클럭 신호의 변화없 이 언제든지 ... 두 번째 NAND gate의 경우 아래 NAND gate는 입력으로 L가 들 어오므로 출력으로 H가 나오게되는데, 이 출력값이 위의 NAND gate에 입력으로 들어간다. ... 위의 NAND gate는 입력으로 모두한다.

  리포트 | 10페이지 | 1,000원 | 등록일 2021.05.07 | 수정일 2021.07.23

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  실습 6. 위상 제어 루프(PLL)

  (Op amp의 동작전원은 ±5V이고, Logic gate의 동작전원은 5V & GND이다.) 입력단에 기준신호(Frequency: 5kHz, Amplitude : 0~5V. ... 아래 회로에서 사용된 인버터는 발진기의 출력파형을 위상 검출기에 사용된 XOR Logic의 동작 전압 (High 5V, Low 0V)로 맞추기 위한 버퍼로 사용된다.2.

  리포트 | 6페이지 | 1,000원 | 등록일 2023.10.17

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  전전설2 실험1 결과보고서

  실험의 내용1) 실험 준비물- TTL7432 (OR Gate IC) 1개, 7486 (XOR Gate IC) 1개, 7408 (AND Gate IC) 1개- 저항4.7kΩ 3개, 330Ω ... 기억하는 회로를 가지고 있지 않은 게이트들의 집합예 : 덧셈기, 반가산기, 전가산기, 디코더, 인코더, 멀티플렉스, 디멀티플렉서순차회로(sequential) : sequential logic ... 순차회로에 대하여 차이점을 조사하고 여러 가지 예를 들어 설명하시오.정보를 저장하는 state를 가지느냐의 차이를 가진다.조합회로(combinational) : combinational logic

  리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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  시립대 전전설2 Velilog 결과리포트 6주차

  결론 및 고찰이번 실험은 이제까지 했던 Combinational Logic Design (논리 조합회로) 과는 다른 Sequential Logic Design (순차 조합회로) 를 ... 배경 이론(1) NAND Gate를 이용한 LATCH2개의 NAND게이트로 구성된 래치로써 Reset값에 따라 Q가 결정된다. ... 실험 목적이번 실험은 저번시간에 했던 과는 다른 Sequential Logic Design (순차 조합회로) 를 설계해보는 실험이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

  Pre-reportSchematic Design with Logic Gates날짜 :학번 :이름 :1. Introduction가. ... Schematic 설계는 ISE가 제공하는 여러가지 종류의 logic gate 심볼을 직접 불러와서 배치하고 연결함으로써 디지털 회로를 디자인하고, Schematic 방식으로 설계한 ... logic을 최종적으로 FPGA Device Configuration까지 수행해서 동작을 확인한다.나.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  인하대 VLSI 설계 2주차 inverter

  각 Design 단계 별 Inverter eq \o\ac(○,1) Gate Level - Logic Design eq \o\ac(○,2) Transistor Level: Schematic ... 이는 Gate를 장벽으로 하여 Diffusion부분이 Gate의 양쪽으로 자동 정렬되는 Self-aligned 방식을 따른다.4) N+ diffusion: N+ diffusion을 ... 그 원인을 살펴보면먼저 Gate-Oxide의 두께 는 fff가장 얇고 ttt가 중간, sss가 .

  리포트 | 12페이지 | 1,000원 | 등록일 2023.03.15 | 수정일 2023.03.18

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  서울시립대학교 전전설2 5주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  Purpose of this Lab이번 실험에서 Verilog HDL언어를 사용하여 Combinational Logic을 설계 및 실험한다. ... Pre-Lab Report- Title: Lab#05 Combinational Logic 2(Encoder/Decoder & Mux/Demux)담당 교수담당 조교실 험 일학 번이 름목 ... 이 신호가 존재하는 래치를 게이트-래치(gated latch)이라고 한다.E 신호가 없을 경우 입력의 상태가 바로 반영된다.간단한 set-reset 래치- SR NOR 래치SR 래치는

  리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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  캡스톤 발표 자료

  Young, “Variation-tolerant dense TFET memory with low Vmin matching low-voltage TFET logic,” in Proc. ... Drain current vs. gate voltage for hypothetical TFET and MOSFET devices.TFET DEVICE AND CHARACTERISTICS ... Channel Gate DielectricHybrid GAA(Metal Contact) PROCESS 04It is a Hybrid GAA(TFET + MOSFET) 6T SRAM

  리포트 | 17페이지 | 10,000원 | 등록일 2023.06.22

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