"4주차. Verilog HDL" 검색결과 161-180 / 207건

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  디지털 논리 실험, 7-Segment 제어기 동작 원리와 디코더 예비 보고서

  Verilog HDL 코드 분석//모듈을 설정. ... 예비보고사항(1) 표 1의 7-Segment 디코더 회로를 Verilog HDL로 표현하시오.-> Ⅲ항에서 해당 회로의 Verilog HDL을 표현하였다. ... 숫자를 표시하기 위하여 가장 많이 사용하는 소자이다. 7개의 LED를 이용하여 숫자를 표시하게 하며, 각 세그먼트를 a, b, c, d, e, f, g로 나누어 각각의 위치를 설정해 주면

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  예비보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA

  Problem StatementDesign a simple 4-bit Ripple Carry Adder in verilog HDL and simulate it with a test-bench ... PurposeBefore the exp.9 and exp.10 in which you should design a complex digital circuit in verilog HDL ... You can learn how to do the followings in this experiment.- Digital circuit design in verilog HDL- Software

  리포트 | 6페이지 | 2,000원 | 등록일 2010.10.09

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  32bit ALU(연산기) 베릴로그(Verilog) 소스코드, 시뮬레이션 분석, 블록다이어그램, 고찰

  목적: 본 과목에서 최종적으로 수행할 MIPS 프로세서의 설계를 위한 첫 번째 단계로, Verilog HDL 언어로 32비트 ALU(Arithmetic Logic Unit)을 설계한다 ... 내용: 본 프로젝트의 수행 과정은 아래와 같다.Xilinx ISE 툴 (혹은 Altera Quartus)을 이용하여 Verilog HDL 언어로 32비트 ALU를 완성한다. ... 이 프로젝트의 핵심 내용은 다음과 같다.- Verilog HDL 언어의 습득- Xilinx ISE Webpack Tool (혹은 Altera Quartus Tool) 의 사용법 습득

  리포트 | 12페이지 | 1,500원 | 등록일 2009.07.22

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  종합설계 신호등 제어 중간보고서

  Verilog HDL을 이용한 신호등 제어기 설계 : 디지털 집적회로 설계능력 습득. 4. LCD LED Display 설계 : 효과적인 정보전달 방법 습득. ... **본 과제에서는 Verilog HDL을 이용한 삼거리 신호 체계를 설계 할 것입니다. ... HBE-COMBO KIT 이용하여 LCD 하드웨어 설계 단계를 Verilog HDL로 문자 표현 검증. 2.

  리포트 | 21페이지 | 3,000원 | 등록일 2009.07.20

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  시프트 레지스터, Verilog HDL을 이용한 주파수 분주기 설계 디지털회로실험 예비보고서

  디지털회로실험 사전보고서-Lesson 14 시프트 레지스터,Verilog HDL을 이용한 주파수 분주기 설계□ 시뮬레이션배 주파수 분주기module div_2n(clk_16m, out ... 이와같은 실행을 반복적으로 out_4m, out_2m, out_1m에 실행하면, 각각 처음 인가해준 클럭의 1/4, 1/8, 1/16로 주파수가 분주된 것을 알 수 있다.기타 주파수 ... out_2m = clk_div[2];assign out_1m = clk_div[3];endmoduleVerilog HDL 코드시뮬레이션 결과모듈의 이름을 div_2n으로 지정하고

  리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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  해밍코드 인코더 디코더 설계 및 성능 분석(hamming code encoder decoder performance analysis)

  이용하여 설계하였다.핵심주제어 : Hamming code, Verilog-HDL, Simulink1장. ... 추진계획(수행 기간 : 2009년 9월 14일~ 2009년 12월 1일) : 11주구분과제내용1주2주3주4주5주6주7주8주9주10주11주알고리즘 분석Mat-lab Simulink 공부통신공학 ... Verilog-HDL is used in order to understand the algorithm of error-correcting code.The procedures of the

  리포트 | 24페이지 | 100,000원 | 등록일 2009.12.06 | 수정일 2015.01.12

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  Verilog 및 Quartus II를 이용한 논리회로 설계 실습 I-예비,결과 보고서

  modeling은 Verilog HDL를 마치 회로도를 그리듯이 각 문들로 Gate를 표현해서 회로를 설계하는 방법이다. ... Verilog HDL로 문법적인 방법을 사용해서 설계가 가능하다.Schematic을 사용하여 설계하는 방법 : Quartus나 MAX plus같은 프로그램을 사용하여 직접 가상으로 ... -> behavioral modeling은 회로도의 구조와 논리식과는 상관없이 알고리즘 측면에서 Verilog HDL의 문법적인 방법으로 회로를 설계하는 방법이며, Gate level

  리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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  11.15(UART)

  실습 목표verilog HDL 코드를 작성하여 두 개의 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 data_in과 Loopback test를 추가하여 시뮬레이션 ... wr_addr = 8'd0;data_in = 8'd0;---------------------------------(생략)-----------------------------------4. ... 우선 parameter를 바꾼 결과와 data_in에 새로운 TXDATA를 넣어준 결과를 시뮬레이션 한 결과 같은 모습을 보였다.

  리포트 | 2페이지 | 1,000원 | 등록일 2011.12.15

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  [Verilog] Inverse Quentization을 수행하는 코드

  설계 계획- 프로젝트 착안점이번 Project의 첫번째 Main Point는 Verilog HDL의 응용이다. ... Verilog 코드1. IQ.v 코드2. Romiq.v 코드3. Romd.v 코드4. IQ_tb.v 코드IV. WaveformV. C++ Romiq, Romd 생성 코드1. ... 이때 주의해야 할 점은 그냥 단순하게 생각해서 계산해주는 식을 사용하면 안되는 것인가이다.

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

  마지막으로 음수+양수의 경우에는 결과값이 수 체계 범위 내에 있으므로 오버 플로우가 존재 하지 않는다.4) adder/subtractor를 verilog HDL로 구현하시오.module ... Verilog HDL 분석1) 반가산기의 Verilog HDLmodule HALF_ADDER(X, Y, S, COUT);input X, Y;output S, COUT;assign S ... = A4 ^ B4 ^ C3;assign C4 = (A4 & B4) + (A4 & C3) + (B4 & C3);endmodule위의 코드는 4-bit adder를 verilog 코드로

  리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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  디지털회로 [ 7-세그먼트디코더, 쉬프트 레지스터,업-다운카운터, 각종 카운터 _ 사전 ]

  7-세그먼트 Verilog HDL 소스 코드-아래는 7-세그먼트 진리표를 Verilog HDL로 표현한 것이다.module Seven_seg (Bcd_in, seg_out);input ... 모듈러 카운터 Verilog HDL 소스 코드module Mod_n_cnt (Clk, Cnt_mod);parameter [3:0] MOD = 4'b1100; ... 아래 코드표에서는 모듈러 12 카운터를 구현하기 위해 parameter 값으로 4‘b1100으로 설정해주었다.?

  리포트 | 4페이지 | 1,000원 | 등록일 2008.04.09

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  Verilog 언어를 이용하여 지연시간을 코딩하고 클럭펄스에 대한 결과값 출력

  수 있다.출력값의 변화를 쉽게 보기 위해서 입력값은 CLOCK신호로 주었다. ... (Verilog 언어를 이용하여 Active-HDL 또는 Quartus의 출력을 제출)-Verilog Code-`timescale 1ns/100psmodule test_circuit_with_delay ... (Verilog 언어를 이용하여 Active-HDL 또는 Quartus의 출력을 제출)-Verilog Code-`timescale 1ns/100psmodule test_mux;reg

  리포트 | 4페이지 | 3,000원 | 등록일 2008.04.15

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  예비보고서-Exp9.Inverse DCT Hardware Module Design

  PurposeHardware description languages (HDLs) such as Verilog HDL are basic tools for describing digital ... DCT-4의 MDCT 기술은 AAC, Vorbis, WMA와 MP3 compression에 사용되어 왔다. ... output이 state에 dependent 함을 나타내고 있으므로 무어머신 임을 알 수 있다.(3) Describe the operation of a counter using Verilog.Verilog를

  리포트 | 11페이지 | 2,000원 | 등록일 2010.10.09

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  Full-adder

  이번 주 실험은 Block Diagram/Schematic File 대신 Verilog HDL File 을 이용하여 디지털 회로를 구현하고, Simulation 후에 Input에 따른 ... 아래의 그림에 나오는 방법과 같이 Verilog HDL File에 특정의 명령을 대입하였다. 이를 Instantiation 라고 한다. ... (x+y+z)(x+y+z')(x+y'+z)(x'+y+z)sum of products와 product of sums의 형태는 다르지만 Modeling을 다르게 한 결과 값까지 모두 4종류의

  리포트 | 7페이지 | 3,000원 | 등록일 2010.01.29 | 수정일 2023.06.21

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  [전기전자기초실험] 연산 회로 설계 실험 결과보고서

  verilog HDL 코드16비트 ALU Timing Analyzer- 16비트 ALU는 4비트 ALU 4개가 구성되어 만들어진 것이다. ... 학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년6) 실험과정 및 결과측정4비트 덧셈기/뺄셈기 verilog HDL 코드4비트 덧셈기/뺄셈기 Timing Analyzer ... verilog HDL 코드4비트 ALU Timing Analyzer- 4비트 ALU의 결과(논리연산)동작 제어 신호A=0101 / B=1010A=1110 / B=0111S3S2S1S0

  리포트 | 8페이지 | 1,000원 | 등록일 2009.07.29

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  [프로세서 설계] 신호등 설계 verilog HDL 을 이용하 설계

  XE III 6.4b 을 이용한 verilog 구현 주도로를 기준으로 파란색 신호가 빨간색 신호보다 시간적으로 길게 설계함 - 주도로 파란색신호 : 12 초 주도로 빨간색신호 : ... Processor design - Design through Verilog HDL (traffic control system )- 과목 : 프로세서 설계 담당교 수 : 이용환 교수님 ... 설계 제한 요소와 목표 -#1 Processor design 2009 HDL Code 를 사용함 ( Verilog Code 사용 ) - Xilinx ISE 10.1 , ModelSim

  리포트 | 33페이지 | 3,000원 | 등록일 2009.12.22

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  HDL에 대한 조사

  이 방법이 HDL로 설계하는 것이다.HDL의 종류에는 Verilog, VHDL, AHDL, JHDL, SFL 등 많은 종류가 있지만 실제로는 Verilog와 VHDL이 주로 사용된다 ... 그러나 이러한 HDL과 소프트웨어 프로그래밍 언어의 차이는 점점 모호해지고 있다.4. ... 흔히 HDL이라고 줄여말하며 회로의 원하는 동작을 기술할 수 있고, 원하는 회로 구조를 기술할 수 있으며 시뮬레이션을 통해 제대로 동작하는지 검증할 수 있다.반도체 기술의 향상으로

  리포트 | 3페이지 | 3,000원 | 등록일 2008.04.03 | 수정일 2017.03.21

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  디지털 논리 실험, 멀티플렉서와 디멀티플렉서, 인코더, 디코더 예비 보고서

  Verilog HDL Code1) 1. 4×1 MUX의 Verilog HDL 코드module MUX_4_TO_1 ( I0, I1, I2, I3, Y, S );input I0, I1, ... 즉, OR 게이트는 하나를 선택하여 입력선이 이진 정보를 출력선에 넘겨주기 때문에 데이터 선택기라고도 부른다.(그림 1. ... 많이 들고 관리하기도 어려우므로 각각의 단말기 연결단자를 하나로 묶어서 통신회선에 연결하는 것이다.DEMUX : 시분할로 다중화된 신호를 다중화 타임에 맟추어 여러 채널로 분리해 주는

  리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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  반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

  설계 및 구현의 검증을 위해 Verilog HDL 또는 VHDL을 통한 시뮬레이션을 수행하고,정상적을 동작하는지를 확인한다.◆ 설계 과정기초가 되는 반가산기를 시작해 이를 토대로 전가산기와 ... 가감산기 - 1)주 석4비트 가감산기는 c0가 1일 때, b의 값이 보수값으로 바뀌어야 한다. ... ·시뮬레이션주 석입력 값 a, b, cin이 1 일 때, 출력 값 sum은 1, carry가 1로 출력되는 시뮬레이션화면이다.※ 4비트 가산기4비트 가산기는 상호 연결된 4개의 FA

  리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10

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  실험 18 타이머 만들기

  Verilog HDL를 이용한 TIMER결과보고서제출일2011. 12. 1전공전자공학조5조학번(탑 모듈)module Top (Clk_50M, Stop_run, Sw_min, Sw_sec ... Clk_1M(Clk_1M),.Stop_run(Stop_run),.Sw_min(Sw_min),.Sw_sec(Sw_sec),.Led_out(Led_out));endmodule총괄적으로 4개의 ... 입력부와 1개의 출력부를 선언하고, Wire 명령을 이용하여 주파수 분주 모듈의 출력선 Clk_1M을 다시 타이머 모듈의 입력선 Clk_1M으로 연결해 주었다.

  리포트 | 5페이지 | 3,000원 | 등록일 2012.01.26

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