"FPGA 0개" 검색결과 161-180 / 332건

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  FPGA(PROM, PAL, PLA, FPGA)

  PLA의 구성: N개의 입력, M개의 출력, K개의 곱의 항, M개의 합의 항들로 이루어져 있다.3. PAL (Programmable Array Logic)3-1. ... 그 이유는 제조시 모든 메모리 비트가 퓨즈로 연결되어 1로 읽히지만 생산되는데 이를 기록하면 퓨즈가 끊어져서 0으로 읽히기 때문이다. ... 대부분의 FPGA는 프로그래밍가능 논리 요소 (FPGA 식으로는 논리 블록이라고도 함)에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.

  리포트 | 2페이지 | 1,000원 | 등록일 2013.03.29 | 수정일 2015.09.30

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  전자전기컴퓨터설계실험2(전전설2)4주차결과

  그러나 2진수에서의 1의 보수는 0의 존재를 두 개로 만들기 때문에 2의 보수를 사용하여 음수를 표현한다. 2의 보수를 취하기 위해선 해당 수의 1의 보수를 취해주고 1을 더 해주면 ... 또한 FPGA 디바이스를 모듈화 하여 xilinx의 모듈이 장착 가능하고 디바이스로 호환하여 사용할 수 있다. ... HBE-ComboⅡ-SEHBE-ComboⅡ-SE 장비란 FPGA를 이용한 디지털 논리회로 설계 실습을 위한 장치로 회로에서 많이 사용되는 Switch, LED와 같은 주변 장치를 위주로

  리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

  >Functional Simulation< Input a, b, Cin을 0 또는 1로 조절하였을 때,Output S, Cout이 Full adder의 진리표와 동일함을 확인하였다. ... >Functional Simulation< Input a, b, Cin을 0 or 1로 조절하였을 때, Output S, Cout이 Full adder의 진리표와 동일함을 확인하였다 ... 확인한다.2) Procedure of Lab 2① Lab 1을 통해 만든 G.P.M 1-bit Full adder와 B.M 1-bit Full adder를 instance하고 2개씩

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  전전컴설계실험2-10주차 예비

  LED로 구성되어 있으며, 각각의 LED에 불이 들어왔을 때의 상태에 따라 다양한 문자 표시가 가능하다.기본적으로 0~F(15) 까지의 16진수를 표시하기에 적당하다.일반적으로는 ... 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행한다.10. ... 이웃하는 2개의 음계 사이에는 1:21/12의 비율로 주파수가 증가한다. 한 옥타브에는 반음 간격으로 12개의 음이 존재하기 때문에 21/12라는 수가 나오게 된 것이다.

  리포트 | 10페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  업체별 동향

  LTM4620은 5V ~ 12V 입력을 2.5V 에서 낮게는 0.6V까지 고전력, 저전압 PoL(point-of-load) 시스템 레일로 전환할 수 있도록 설계되었다. ... 있도록 지원한다.애플리케이션은 ATCA 및 microTCA 시스템과 같은 메자닌 (mezzanine) 보드, 고성능 프로세서용 PoL 레귤레이션, ASIC 및 최근 도입된 28nm FPGA ... LTM4620의 2개 출력은 180˚ 다른 위상에서 동작하여 출력 리플(출력이 전류를 공유할 때)과 입력 리플을 최소화한다.

  리포트 | 21페이지 | 3,000원 | 등록일 2018.05.30

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  Application DesignⅡ Text-LCD Control

  LCD 모듈이 각 제어 코드를 실행하는데 설정된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 경우에는 다음 제어 코드를 보내는 방법을 사용하면 보다 효율적인 ... 전송한다.문자 데이터를 연속으로 전송한다.필요에 따라 위의 과정을 반복한다.Text LCD 제어DDRAM Address표시될 각 문자의 ASCII 코드 데이터가 저장되어 있는 메모리모두 80개의 ... 왼쪽(R/L=0)으로 시프트 한다.Function set : 인터페이스에서 데이터의 길이를 8비트(DL=1) 또는 4비트(DL=0)로 설정하고, 화면 표시 행수를 2행(N=1) 또는

  리포트 | 18페이지 | 1,000원 | 등록일 2016.04.06

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  Application Design Ⅰ7-segment and Piezo Control

  출력하게 함.PIEZO 주파수에 따른 음계Hypothesis of this Lab & Basis of the assumption7-Segment Decoder기본 적으로 아래와 같이 0~ ... Manage Configuration Project (iMPACT) 실행한다.창이 새로 열리면 Boundary Scan을 선택하고 화면을 눌러 Initialize Chain을 선택한다.FPGA에 ... Static 7-Segment에서 사용하는 I/O는 8개이고, 4개의 Dynamic 7-Segment에서 사용하는 I/O는 데이터 8개 + Common 4개이다.7-Segment에

  리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

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  전전컴설계실험2-7주차결과

  의해 제어되는 동작을 보인다.N개의 입력데이터 중 하나를 선택하고, 선택된 자료를 하나의 출력채널에 전송하는 장치이다.[2입력 Multiplexer]3개의 입력선과 8개의 출력선을 ... 검색된 FPGA 모듈에 4:1 Mux Logic이 설계된 bit 파일을 프로그래밍한다.12. ... 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행한다.10.

  리포트 | 20페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  Lab#09 Application Design2

  beginCNT_100HZ = 0;CLK_100HZ = 1'b0;endelse if(CNT_100HZ >=4) //1khz 4개클락이 들어오면 하나의 클락으로 취급beginCNT_100HZ ... Materials-FPGA(Filed Programmable Gate Array)-XC3S200-Xilinx ISE. ... 연속으로 전송한다.아) 필요에 따라 위의 과정을 반복한다.5) DDRAM Address 제어DD-RAM은 표시될 각 문자의 ASCII 코드 데이터가 저장되어 있는 메모리로 모두 80개의

  리포트 | 31페이지 | 1,500원 | 등록일 2016.09.11

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  Combinational Logic Design ⅠArithmetic Logic and Comparator

  한다.Simulation에서 파일은 다음과 같이 수정한다.Inlab 4.응용과제XOR 게이트를 이용한 감산기를 설계하시오.입력 X : 버튼 스위치 1입력 Y : 버튼 스위치 2입력 B0 ... Configuration Project (iMPACT) 실행한다.창이 새로 열리면 Boundary Scan을 선택하고 화면을 눌러 Initialize Chain을 선택한다.다음과 같은 화면이 나타나면 FPGA에 ... 이상의 수를 입력하여 이들의 합을 출력하는 논리 회로반 가산기두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로Truth table전가산기두

  리포트 | 17페이지 | 1,000원 | 등록일 2016.04.06

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  실험2 제09주 Lab07 Pre FSM

  마지막으로 Lab 3에서는 4개의 State(INIT, ST1, ST2, ST3,)를 생성하여 0cent일 때는 INIT상태이고 Output은 4’b0000이고 5cent일 때는 ST1상태이고 ... 회로를 보면 Positive Clock Edge일 때, Up bit가 1이면 Count를 시작하여 Output이 1씩 증가하고 Up bit가 0이면 Down Count를 시작하여 Output이 ... 이 회로는 p Button을 눌렀을 때, Input값이 Ouput으로 Load되고 Up bit가 1이면 Up Count를, Up bit가 0이면 Down Count를 동작하는 회로이다

  리포트 | 9페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14

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  [FPGA설계] FPGA와 CPLD

  참고로 3.3V는 대강 0.35um, 2.5V는 0.25um/0.22um, 1.8V는 0.18um/0.15um, 1.5V는 0.13um공정의 실리콘 다이를 갖고 있다. ... 이 구조에서 전선이 스위치 상자로 들어갈 때 인접한 채널 분활에서 3개의 다른 전선을 연결할 수 있는 3개의 프로그래머블 스위치가 있다. ... FPGA와 CPLD1. FPGA(1) FPGA란?

  리포트 | 6페이지 | 1,500원 | 등록일 2012.06.18

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  Combinational-Logic-Design-Ⅱ-Decoder, Encoder and Mux

  Manage Configuration Project (iMPACT) 실행한다.창이 새로 열리면 Boundary Scan을 선택하고 화면을 눌러 Initialize Chain을 선택한다.FPGA에 ... 2N개)의 출력 신호로 변환시키는 동작 수행입력 조합에 대해서 M개의 출력 단자 중 1개만 High값이 출력되고, 나머지 출력단자에서는 Low값이 출력됨.3x8 디코더 : 3개의 입력선과 ... 선택 입력 신호에 의해 제어됨.N개의 입력 데이터 중 하나를 선택, 선택된 자료를 하나의 출력 채널에 전송하는 장치2입력 멀티플렉서 : 3개의 입력선과 8개의 출력선을 갖는 디코더Materials

  리포트 | 19페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  아주대 논리회로실험 설계 프로젝트 결과보고서

  실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. ... 기능 설명- 보드의 Key0,1을 이용하여 시작/정지(Key0), Up/Down(Key1) 버튼을 구성한다.- 각각의 세그먼트는 만, 천, 백, 십, 일의 자리를 표시한다.- 기준 ... 결과1은 key0을 통하여 counting을 시작하여서 96477의 숫자를 나타내고 있는 순간이며, 이 순간이 key0을 다시 눌러서 숫자를 정지시켜준다.

  리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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  홍익대학교 기계시스템공학실험 미적분회로 설계 및 제어 실험보고서

  또한 내쇼날인스트루먼트는 디지털 전자 장치 및 FPGA 플러그인 보드를 플랫폼에 추가한다. ... 이는 12개의 계측기와 플러그인 보드 제품군을 갖춘 NI ELVIS 디자인 및 프로토타입 플랫폼을 통해 가능하다.8) OP Amp① OP Amp 란? ... 두개의 일련 패키지(dual in-line package, 약자 DIP)인 집적회로는 블록의 중앙선을 벌려서 삽입할 수 있다. 내부 연결 전선과 (축전기, 저항.

  리포트 | 11페이지 | 2,000원 | 등록일 2017.02.23

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  [FPGA설계] xilinx를 이용하여 FPGA를 설계

  RoV-Lab에서는 사용자의 보다 다양한 응용을 위하여 34개의 I/O를 지원하여 다양한 어플리케이션 보드 활용이 가능합니다.iRoV-Lab Kit? ... RF module에 장착된 8개의 LED에 Base Board에 장착된 Push Button을 한 번 누를 때마다 값이 증가하여 출력되도록 작성합니다.push를 input port, ... port로 entity 선언 합니다.RESET 기능과 clock의 rising edge 일 때 delay_cnt 가 X”FFFF”이면 delay_cnt를 0으로 만들고 delay_clk을

  리포트 | 4페이지 | 1,500원 | 등록일 2012.06.18

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  전전컴설계실험2-10주차 결과

  17까지 Up Count발생 (0,1,2,3....A,B,C,D,E,F...0(Carry)2)3~15 까지 Down Count (3,2,1,....F,E)(2)PreLab2Design ... 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행한다.10. ... 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행한다.10.

  리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  실험2 제10주 Lab08 Pre Counter & 7Segment & Piezo

  SummarizeLab 1은 4-bit Up/Down Counter를 설계, 제작하고 그 출력값을 LED 대신에 FND와 FND ARRAY에 표시하는 동작회로이다. 0부터 15까지 ... 옥타브로 구성되는데 각 옥타브에는 반음 간격으로 12개의 음이 존재한다. ... 이웃하는 2개의 음계 사이에는 1:21/12의 비율로 주파수가 증가하게 되어있다.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14

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  Application-Design-Ⅰ-7-segment and Piezo-Control

  Static 7-Segment에서 사용하는 I/O는 8개이고, 4개의 Dynamic 7-Segment에서 사용하는 I/O는 데이터 8개 + Common 4개이다.7-Segment설계하기 ... Manage Configuration Project (iMPACT) 실행한다.창이 새로 열리면 Boundary Scan을 선택하고 화면을 눌러 Initialize Chain 선택한다.FPGA에 ... 7-SegmentStatic 7-Segment의 구조를 제어하기 위해서 1개의 7-Segment를 제어하는데 사용하는 I/O는 8개이다.제어되는 7-Segment의 숫자가 늘어날

  리포트 | 28페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  전전컴설계실험2-4주차결과

  Backgrounds for this Lab(1)Half Adder2진 신호(0,1)에 대하여 2개의 입력과 2개의 출력을 가지고 출력 신호가 입력 신호에 대하여 합(S)과 자리 올림 ... → LED 2~5-입력값입력스위치I/O 핀번호A0Bus 스위치134A1Bus 스위치235A2Bus 스위치337A3Bus 스위치436B0Bus 스위치540B1Bus 스위치639B2Bus ... 가능한 내부선 계층구조는 FPGA의 논리블록을 시스템 설계자가 요구하는 대로 단일 칩 프로그래밍가능 BreadBoard 처럼 내부연결을 할 수 있다.

  리포트 | 15페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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