"FPGA 0개" 검색결과 1-20 / 331건

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  충북대 디지털시스템설계 결과보고서5

  KEY 입력마다 해당되는 LED의 출력이 0이 되고 마지막 KEY 입력에서는 모든 LED의 출력이 0이 되는 것을 확인할 수 있다.또한 실습시간에 FPGA 동작을 촬영하지 않아 사진을 ... 켜지고, 1일 때 꺼지므로 case문을 통해 1 sec마다 8개의 LED가 1개씩 순서대로 켜지도록 하였다. ... 실험목표(1) LED Controller를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다

  리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  논리회로및실험 레포트

  스위치를 조절하여 0 Hz ~ 50 MHz 의 분주된 클럭의 값을 FPGA 디바이스 모듈로 전달되게 됩니다. ... 기본적으로는 Piezo에는 +3.3V의 High 신호가 74LCX14 에 의해 반전되어 FPGA에서 아무런 신호가 없으면 Piezo에는 ‘0’의 신호가 기본으로 들어가게 되어 아무런 ... . dot_scan0~dot_scan9는 dot_d0~dot_d13의 데이터를 표시할 열의 위 치를 지정하는 입력이며 ‘1’의 값을 가질 때 해당 열이 선택됩니다.2) 동작3) 회로5

  리포트 | 15페이지 | 1,000원 | 등록일 2024.07.14

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  전전설2 실험2 예비보고서

  한것을 보아 한 개의 칩에 200개의 논리 게이트를 구현할 수 있을 것 같다.[2-4] 본 실험 장비인 HBE Combo-II SE 는 FPGA 칩의 동작을 실험 할 수 있는 여러 ... FPGA는 SRAM 기술을 이용하여 휘발성이다.- CPLD가 PAL보다는 집적도가 높아서 약 수천~수만 개의 게이트가 들어 있다.- 웬만한 복잡한 회로를 구현한다면 FPGA를 사용할 ... Datasheet 를 참조하여 논리 게이트를 몇 개까지 한 칩에 구현할 수 있는지 조사하시오.자일링스 Datasheet의 3pg를 보면, system gates가 200k개 있다고

  리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  전달받은 100Khz의 클럭을 200개를 카운트(cnt_50)하여, 카운트 된 값을 기준으로, Process 밖에서 load_50의 값을 1 혹은 0으로 결정한다.Process(FPGA_RSTB ... LCD2)각 Process 별 역할 설명총 4개의 process를 이용하고, 클럭값과 LCD에 표시할 값을 표시하는 데 이용한다.2-1) Process (FPGA_RSTB, FPGA_CLK ... 센 간격으로 0과 1이 반복된다.2-2) process(FPGA_RSTB, clk_100k, load_50 ,cnt_50)-50hz 클럭설정50hz의 클럭을 설정하는 process로

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  전달받은 100Khz의 클럭을 200개를 카운트(cnt_50)하여, 카운트 된 값을 기준으로, Process 밖에서 load_50의 값을 1 혹은 0으로 결정한다.process(FPGA_out값이 ... 코드 상에서는 32개 위치가 for문으로 구성되어 loop를 돌려서 구현하지만, 실제로 쓰는 부분은 “0+5=5” 정도의 계산을 하기 때문에, 5~7자리의 LCD에만 값을 표시한다.2 ... , FPGA_CLK,load_100k,cnt_100k)본래의 4Mhz의 클럭을 이용하여, 100Khz의 클럭을 만드는 과정이다. 250ns의 주기를 가진 클럭을 20개를 카운트(cnt

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  ring,jhonson counter 예비레포트

  회로를 리셋하면 모든 플립플롭 출력이 0이 됩니다. N-플립플롭 존슨 카운터의 경우 MOD-2n 카운터가 있다. 즉 카운터의 상태가 2n개 다르다는 의미다. ... 즉 카운터의 상태가 n개이다.예를 들어, 4비트 링 카운터를 사용하면 데이터 패턴이 4개의 클럭펄스마다 반복된다. ... 회로가 리셋되면, 플립플롭의 출력 중 하나를 제외하고 나머지 모든 출력이 0으로 된다. n-flip-flop ring counter에서, MOD-n counter 가 있다.

  리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21

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  (A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

  And gate 두 개와 Not gate 한 개를 통해 Q의 값에 따라 출력을 선택적으로 정할 수 있도록 구성하였다. ... FPGA를 통해 설계한 타이머를 구현한다. 4. FPGA를 능숙하게 다룰 줄 안다.2) 설계 유의점 1. ... FPGA를 이용하여 5분 타이머를 설계한다.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.10.24 | 수정일 2021.10.26

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  논리회로설계 실험 기본게이트 설계

  게이트로, 두 개의 입력(A와 B라 가정)을 받아 A와 B 둘 중 하나라도 1이면 결과가 1이 되고, 둘 다 0이면 0이 된다.4) NOR 게이트OR 게이트에 NOT 게이트를 연결OR ... 그리고 이 값인 0이 NOT 게이트의 입력이 되어 결국 X는 1이 된다.5) XOR 게이트XOR 게이트의 논리식과 논리도XOR(exclusive OR) 게이트는 두 개의 입력 A와 ... CPLD 구조를 살펴보면 내부 여러 개의 LAB(Logic Array Block)와 LAB의 연결선인 PIA으로 되어 있으므로 몇 개의 매크로셀(macrocell)로 구성된다.

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  FPGA구조와 ASIC 설계 방법 실험 레포트

  논리 블록에는 룩업 테이블을 위한 4개의 입력과 클럭 입력이 있다. ... %98%EB%B0%8D" https://ko.wikipedia.org/wiki/FPGA#FPGA_%EC%84%A4%EA%B3%84%EC%99%80_%ED%94%84%EB%A1%9C% ... 4개의 입력 룩업 테이블 (lookup table)과 플립플롭으로 구성된다.레지스터나 언레지스터 룩업 테이블이 가능한 하나의 출력만 있다.

  리포트 | 4페이지 | 2,500원 | 등록일 2021.11.08

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

  Spartan-3 FPGA Attributes- 20만개의 논리 게이트가 구현 가능하다.(3) 본 실험 장비인 HBE Combo-II SE는 FPGA 칩의 동작을 실험 할 수 있는 ... Datasheet를 참조하여 논리 게이트를 몇 개까지 한 칩에 구현할 수 있는지 조사하시오. ... 프로그래밍 프로세스에서, 필요한 비트들만이 각각의 퓨즈 비트들을 블로잉 (blowing)함으로써 제로 "0"으로 변환된다. 일단 칩이 프로그램되면 프로세스는 되돌릴 수 없다.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(결과) / 2021년도(대면) / A+

  Spartan-3 XC3S200은 4320개의 로직 셀을 포함한다.b. ... Bus SW는 위로 올린게 1, 아래로 내린게 0을 나타낸다.- 본 실험 (1)~(5) 모두 Boolean Algebra와 관련 있는 실험이다. ... bit Full Adder 설계LogicPin 설계한 4-bit Full Adder의 동작을 확인하는 모습 (입력 A가 0111, B가 1000일 때, 차례로 입력 Cin의 값이 0,

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.15

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  서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

  개수가 홀수인 경우에 LED 9에 불이 들어올 것이고 1의 개수가 0개이거나 2개인 경우에는 LED 9에 불이 들어오지 않을 것이다. ... 은 Bus SW 1~4로 B[3:0]은 Bus SW 5~8로 한다. ... LED 1의 경우 A와 B 모두 1일 때만 불이 들어오고 나머지 경우에는 들어오지 않을 것이다(LED1은 Carry).실습 3은 A와 B, Cin 이 세 개의 input들에서 총 1의

  리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

  또한 혹시 모를 상황도 대비하여 다음주 lab-03 파일은 USB에도 저장했다.응용과제에서 4개의 full adder가 synthesize가 되지 않는 문제가 ... 세 입력값이 모두 0일 경우 Cout과 S는 모두 0이었고 입력 중 한 곳에만 1을 인가했을 경우 Cout=0, S=1이었다. ... A=0111, B=1000, Cin=0을 넣어줬을 때 Cout=0이고 Sum=1111이 나오며 실제 계산값과 동일하게 출력됐다.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

  여러개의 initial block을 만들었다면 simulation 이 시작하는 순간에 모든 initial block 이 동작한다.[2]initial beginclk = 0;reset ... Verilog Basic, FPGA시프트 레지스터 카운터예비레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. ... = 0;req_0 = 0;req_1 = 0;end위의 예시에서 simulation 이 시작하고 block 속 모든 명령이 실행된다. initial 문장은 정확한 동작 시간을 정할

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  서울시립대학교 전전설2 전자전기컴퓨터설계실험2 결과와 예비레포트 동시에 2주차 Lab02 Schematic Design with Logic Gates

  두 입력이 모두 1일 때 결과가 1이 출력된다.(2) Single-bit half Adder반가산기: 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 e)PAL과 FPGA의 ... Datasheet를 참조하여 논리 게이트를 몇 개까지 한 칩에 구현할 수 있는지 조사하시오. ... Sum 0FA_001 Output _Carry 0 Sum 1FA_010 Output _Carry 0 Sum 1FA_011 Output _Carry 1 Sum 0FA_100 Output

  리포트 | 28페이지 | 3,000원 | 등록일 2020.07.27 | 수정일 2020.09.16

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  디시설, 디지털시스템설계 실습과제 11주차 인하대

  개수이다. io의 경우 4비트 입력 x, y 와 출력 sum 그리고 1비트 cout, cin으로 총 14개가 사용되는 것이다. 41000과 82000, 300은 FPGA가 가지고 ... 총 4비트이므로 Decimal로 0 ~ 15까지 나타낼 수 있으며 따라서 x가 1이고 y가 15인 경우 sum으로 0이, 오버플로우 된 carry가 cout 1로 출력된다. ... 모듈 내부에서 이동하는 carry는 N-1개 필요하므로 N-1비트로 설정했고 propagate신호와 generate 신호는 N비트로 설정했다.

  리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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  디지털시스템실험 2주차 예비보고서

  다음과 같은 형태를 가진다.module ( 포트목록 );...endmodule예) 3개의 AND 게이트로 이루어진 모듈그림 1. Module 예제? ... FPGA 보드를 통한 검증1. ... 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.기본지식1.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  FPGA 보드의 segment 6개는 독립적이지 않고, 한 개의 segment가 6부분으로 분할 되어있는 구조여서, 6개중 한 개의 segment에만 숫자를 표시 할 수 있다. ... 클럭을 세면 0으로 전환되고, 그 시점부터 다시 2백만개의 클럭을 세면 1로 전환된다. ... FPGA(Rov-Lab 3000)2) Process별 설명총 5개의 process를 코딩으로 구현하여 clock을 만든다.

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  서강대학교 21년도 디지털논리회로실험 3주차 결과레포트 (A+자료) - Decoder, 7-Segment Display

  보통 2n개의 입력단자와 n개의 출력단자가 존재하고, = BTN_1 AND (BTN_0)’LED_3 = BTN_1 AND BTN_0이다.STEP 3:그림1과 같은 회로를 Add net ... A2는 Cmod S6의 46~48번 핀, Y0~Y7은 1~8번 핀으로 할당했다.STEP 23:FPGA에 다운로드 후, wire를 연결하여 작동시켜보았더니, 이전의 설계에서와 마찬가지의 ... 구현한 후 작동을 확인해보자그림23step6와 다른 점은 두 개 이상의 입력이 동시에 눌렸을 경우이다.그림20을 보면, DIO1과 DIO2가 동시에 high일 때, 출력 A0와 A1은

  리포트 | 34페이지 | 2,000원 | 등록일 2022.09.18

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  Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  입력과 Q 및 Q′으로된 2개의 출력으로 구현된 래치이다. ... S = 1, R = 0 또는 S = 0, R = 1 일 때 출력 값이 변화하며 S = 0, R = 0 이면 이전 상태를 그대로 유지한다. ... 실험 장비 및 부품- Digilent Nexys4 FPGA Board- Vivado Design Suite 2014.44.

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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