"전전설 2" 검색결과 1-20 / 17,884건

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  전전설2 실험2 예비보고서

  2] 실험에서 사용하는 FPGA는 휘발성(volatile)이다. ... A1 loc = p65; //스위치3net B1 loc = p71; //스위치4net A2 loc = p68; //스위치5net B2 loc = p74; //스위치6net A3 loc ... 실험2. Schematic Design with Logic Gates9/8~9/15예비보고서1.

  리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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  전전설2 실험1 결과보고서

  .- OR 게이트논리 회로 실험- XOR 게이트논리 회로 실험- 반가산기 회로 실험- 전가산기 회로 설계2. ... LED 동작 전압)/LED전류 = 3/0.01 = 300Ω[2-4] 1-bit 반가산기와 전가산기에 대하여 논리 회로도 및 동작을 조사하시오.두 개의 입력 비트(A, B)를 더하여 ... [응용과제]전가산기를 회로를 구현하고 Dip 스위치와 LED를 통해 확인한다.① 위의 반가산기 회로에서 7432(OR)를 연결한다.② 7432(OR)의 7번 핀에 gnd와 14번 핀에

  리포트 | 8페이지 | 1,000원 | 등록일 2023.11.17

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  전전설2 실험 1 예비보고서

  .- OR 게이트논리 회로 실험- XOR 게이트논리 회로 실험- 반가산기 회로 실험- 전가산기 회로 설계2. ... LED 동작 전압)/LED전류 = 3/0.01 = 300Ω[2-4] 1-bit 반가산기와 전가산기에 대하여 논리 회로도 및 동작을 조사하시오.두 개의 입력 비트(A, B)를 더하여 ... [응용과제]전가산기를 회로를 구현하고 Dip 스위치와 LED를 통해 확인한다.입력 : A, B, Cin (Dip sw)출력 : S (redLED), Cout (greenLED)4.

  리포트 | 8페이지 | 1,000원 | 등록일 2023.11.17

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  전전설3 Diode 실험 2 Diode rectifier

  A. 실험 목적본 실험은 다이오드의 기본 기능인 정류작용에 대해 실험을 통해 이해하는 것을 목표로 한다.B. 실험 이론 및 과정 개략 설명DC 전원 공급 시스템은 교류 입력 전원을 트랜스포 머를 거쳐 원하는 전압으로 조절한 후에 다이오드를 이용한 정류회로를 통과하도록 ..

  리포트 | 11페이지 | 2,000원 | 등록일 2023.11.25

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  전전설2 실험1 결과보고서

  .- OR 게이트논리 회로 실험- XOR 게이트논리 회로 실험- 반가산기 회로 실험- 전가산기 회로 설계2. ... LED 동작 전압)/LED전류 = 3/0.01 = 300Ω[2-4] 1-bit 반가산기와 전가산기에 대하여 논리 회로도 및 동작을 조사하시오.두 개의 입력 비트(A, B)를 더하여 ... [응용과제]전가산기를 회로를 구현하고 Dip 스위치와 LED를 통해 확인한다.① 위의 반가산기 회로에서 7432(OR)를 연결한다.② 7432(OR)의 7번 핀에 gnd와 14번 핀에

  리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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  전전설2 3주차 실험 결과레포트

  현재 IEEE 표준인 동시에 미국 정부의 공인 HDL이고 전세계적으로 설계 및 설계정보 교환의 수단으로 사용이 확대되고 있다. ... -LED가 작동했을 때(불이 켜졌을 때)실험 전 예측했던 대로 두 개의 스위치를 모두 눌렀을 때 LED에 불이 들어왔다. ... 실험주제 : Introduction to Verilog HDL2.

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  시립대 전전설2 Velilog 결과리포트 2주차

  상태확인PIN설정설정ABSC핀 설정값P63P67P191P196실제 핀버튼 스위치1버튼 스위치2LED 1LED 2①②④5. ... Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 실험 목적- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.2.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 A+ 2주차 예비레포트

  Cin & W1;전가산기 모듈을 내부 연결을 wire로 선언하여 Data Flow Modeling으로 디자인한 모듈 full_adder_DF1전가산기 모듈을 내부 연결을 wire로 ... assign’문과 bitwise operator를 사용하여 간단한 로직에 대하여 Data Flow Modeling 설계 개념을 습득한다.Verilog HDL을 이용하여 반가산기, 전가산기 ... 기술언어인 HiLo와 C 언어의 특징을 기반으로 개발1991년 Cadence Design Systems가 Open Verilog I자인한 예시Gate Primitive를 사용하여 전가산기

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 최종발표본

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  전전설3 RLC 실험 2 Resonance Circuits and Filters

  A. 실험 목적Second-order 직렬 또는 병렬 RLC 회로와 이를 이용한 band-pass 필터, band-stop 필터에서 크기와 위상의 주파수 응답 특성을 측정을 통해 확인 및 이해하는 것을 목적으로 한다.Ÿ B. 실험 이론 및 과정 개략 설명RLC 회로는 ..

  리포트 | 4페이지 | 2,000원 | 등록일 2023.11.25

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  시립대_전전설2_Velilog_예비리포트_7주차

  실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. ... 실험 코드 분석(1) 로직 설계 및 컴파일 및 코드분석(2) 핀 설정(3) 테스트 벤치 작성 후 컴파일(4) 시뮬레이션2) 직렬입력 / 병렬출력 회로(1) 로직 설계 및 컴파일 및 ... 현재의 상태에 의해 출력이 결정되는 스테이트 머신2. 데이터의 입력은 State를 바꾸는 데에만 사용되고, 결과에 영향을 미치지 않는다3.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  시립대 전전설2 Velilog 결과리포트 6주차

  이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... 실험 목적2. 배경 이론3. 결과4. 결론 및 고찰1. ... 저번주에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다.2.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 A+ 4주차 예비레포트

  실험 목적31.2. 배경이론 및 개념32. 사전 조사83. In-Lab 실험 내용 및 예상결과153.1 실험 내용153.2. 예상결과194. 참고 문헌251. 서론1.1. ... 켜짐ALB(A가 B보다 작음) => LED3만 켜짐3.2. ... 예상결과1) 실습 1half_adder.vtb_half_adder.vSimulationfull_adder.vtb_full_adder.vSimulation2) 실습 2full_adder

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 3주차 예비레포트

  예상 결과1) 실습 1logic_gate2.vtb_logic_gate2.vSimulation2) 실습2xor_gate.vtb_xor_gate.vSimulation3) 실습 3four_bit_xor.vtb_four_bit_xor.vSimulation4 ... 실험 목적31.2. 배경이론 및 개념32. 사전 조사93. In-Lab 실험 내용 및 예상결과173.1 실험 내용173.2. 예상결과204. 참고 문헌241. 서론1.1. ... vtb_logic_gate2.vSimulation실습2xor_gate.vtb_xor_gate.vSimulation실습3four_bit_xor.vtb_four_bit_xor.vSimulation3

  리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험 목적이번 ... Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 3주차

  따라서 output1 이 이고, output2 가 s이 되는 것이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... 문법은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... = input1 + input2 + input3; 위 코드는 output1의 자리가 올림 수 자리이고, output2의 자리가 그보다 아래 자리 수 이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 예비리포트 4주차

  목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4-bit Comparator참고 ... 이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기(1) 프로젝트 생성, 로직 설계 ... 그러면 1001이 나오는데 이것이 -7을 2진수로 표현하는 방법이다.(2) 테스트 벤치 작성 후 컴파일(3) 핀 설정(4) 시뮬레이션실험 전 응용 과제 preview1-bit comparator프로젝트

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  그리고 감산기를 설계하면서 이제까지 그냥 듣고만 넘겼던 2의 보수에 관한 개념을 확실히 잡을 수 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr ... ) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 입력에 자리 ... 올림 입력 비트를 추가시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 A+ 1주차 예비레포트

  진리표는 아래 표와 같다.전가산기의 논리회로도는 아래 그림과 같다. 그리고 전가산기는 3개의 입력 비트를 받고 2개의 출력 비트를 생성한다. ... 목적TTL을 이용한 디지털 논리 회로 구성을 이해하고 다음과 같은 내용을 포함하여 실험 및 설계 능력을 함양한다.OR 게이트 논리 회로 실험XOR 게이트 논리 회로 실험반가산기 회로 실험전가산기 ... [응용과제]: 전가산기 회로를 구현하고 버튼 스위치와 LED를 통해 동작을 확인한다.주의 사항: LED는 다리의 길이에 따른 극성 연결에 주의하고 알맞은 저항 값을 계산하여 연결해야

  리포트 | 16페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 5주차 예비레포트

  vtb_decoder2to4.vSimulation실습 2encoder4to2.vtb_encoder4to2.vSimulation실습 3encoder4to2_2tb_encoder4to2 ... 예상결과1) 실습 1decoder2to4.vtb_decoder2to4.vSimulation2) 실습 2encoder4to2.vtb_encoder4to2.vSimulation3) 실습 ... 3encoder4to2_2tb_encoder4to2_2Simulation4) 실습 4decoder3to8.vtb_decoder3to8.vSimulation5) 실습 5MUX2to1

  리포트 | 26페이지 | 2,000원 | 등록일 2024.09.08

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