"HDL Code" 검색결과 1-20 / 76건

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  아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

  그리고 이 Function table을 활용하여 카르노맵을 만들어 최소식을 유도한 후 이를 VHDL Coding에 활용하여 8bit의 입력 Code에 대해 Seven Segment ... .7 Segment란 Segment 방식의 숫자 표시 소자로서 최대 7개의 Segment로 숫자를 표시하는 방식을 의미한다.7 Segment 표시 방식을 바탕으로 8bit의 입력 Code에 ... 대해 Seven Segment 방식으로 14ibt의 출력 Code를 나타내는 Decoder를 설계한다.Segment의 LED 순서는 modulo(학번/67)값으로 결정한다.modulo

  리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

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  BCD code, 세븐 세그먼트에 대한 이론 및 회로

  관련 이론(1) BCD codeBCD는 Binary Coded Decimal의 약자로서 이진코드의 십진화를 의미한다. ... 설계와 합성의 길잡이(sam ir Palnitkar 저)(3) Verilog HDL을 이용한 디지털 시스템 설계 및 실습(신경욱 저) ... 참고 문헌(1) verilog를 이용한 디지털 시스템 설계(Charle Roth, Lizy Kurian John, Byeong Kil LEE 저)(2) Verilog HDL 디지털

  리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

  모델링- always 구문으로만 작성이 가능.- Sensitivity list는 clock, resetn 등이 있음.- non-blocking assignment 사용을 권장.(6) Coding ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 ... 시키는 회로이며, 주파수 분주기, 타이밍 제어신호 생성 등에 활용.- 동기식 계수기는 모든 플립플롭이 공통 클럭에 의하여 구동되어 설계가 용이하고 동작이 빠름.- Verilog HDL의

  리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  이들은 이제까지 Bottom-Up 방식의 System 설계에 익숙해져 있기 때문이다.⑤ VHDL Code를 회로합성 (Logic Synthesis)해 보면, 생성된 회로는 상당히 난해하고 ... 실험 이론(1) HDL의 종류a. ... 실험의 목적Verilog HDL 언어의 기본 사용법을 익히고 디지털 논리회로를 설계하는 여러 가지 방법론을 학습한다.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  HDL및실습_State Machine상태머신 이해하기_횡단보도제어기_BCD_GRAY_10진_16진 카운터 설계하기

  그 이유는 idle상태에서 B로 갈 순 있어도 A상태에서 B로 갈 수 없게 HDL구문을 설계했기 때문이다. ... (signal은 architecture와 begin 사이에 선언했다.)case 구문을 사용한 GRAY Code Counter의 타이밍 시뮬레이션도case 구문을 사용한 GRAY Code ... Gray Code Counter3. 10/16 Dual Counter4. Crosswalk Controller 횡단보도 제어기5. ADC Controller6.

  리포트 | 13페이지 | 3,000원 | 등록일 2020.07.05

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  시립대_전전설2_Velilog_예비리포트_7주차

  Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1 ... Load하는 기능, Reset이라는 Input이 추가되어 Reset = 1이 될 경우 Output이 0이되는 카운터 이다.(3) Serial I/O BCD to Excess-3 Code

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  [APP] 블록체인 데일리 건강 체크 화면설계서(기획서,스토리보드,기획서양식,스토리보드양식,템플릿)

  Cholesterol LV.2 Glucose Data Upload Device Data-Time USER_ID TG TC 1234567 yyyy -mm- dd hh:mm defg123 80 80 HDL ... 머무름 Data Upload X New Creation Device * Data-Time * P_ID DUSER_ID * SPE_ID USER_ID * TG * TC * HDC * CODE ... Device Data-Time P_ID DUSER_ID SPE_ID 1234567 yyyy -mm- dd hh:mm 환자 ID abc123 1234 USER_ID TG TC HDC CODE

  ppt테마 | 33페이지 | 15,000원 | 등록일 2022.08.24

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  시립대 전전설2 A+ 8주차 예비레포트

  (Dynamic display)Dynamic FND Array Logic4) BCD (Binary Coded Decimal)십진수 (decimal)를 나타내는 숫자 0 ~ 9를 이진수 ... 실험 목적Verilog HDL 언어를 사용하여 주변장치(peripherals) 제어를 실험함.주변 장치들인 7-segment, Piezo 등의 controller 설계Behavioral ... 문헌전자전기컴퓨터설계실험II 강의 교안(Lab-08 Peripherals)전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 결과리포트 5주차

  Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 마지막으로 응용과제인 BCD to Excess - 3 Code Convertor를 분석해보자. ... (8421 코드)BCD = Binary-Coded Decimal 로써 2진 부호화 10진법을 의미한다.이 방법은 4비트의 2진수를 이용하여 1자리의 10진수를 표현한 코드 방식을

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

  모델링- always 구문으로만 작성이 가능.- Sensitivity list는 clock, resetn 등이 있음.- non-blocking assignment 사용을 권장.(6) Coding ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 ... 시키는 회로이며, 주파수 분주기, 타이밍 제어신호 생성 등에 활용.- 동기식 계수기는 모든 플립플롭이 공통 클럭에 의하여 구동되어 설계가 용이하고 동작이 빠름.- Verilog HDL의

  리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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  시립대 전전설2 Velilog 예비리포트 7주차

  Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... Load하는 기능, Reset이라는 Input이 추가되어 Reset = 1이 될 경우 Output이 0이되는 카운터 이다.(3) Serial I/O BCD to Excess-3 Code

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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  A+) 지역사회간호학실습 고지혈증 케이스스터디 보건진료소실습, 보건진료소간호과정, 보건소간호과정

  VIEW_CODE=E32 SUB_MENU=T0w} ... - 콜레스테롤 , 이들과 기타 다 른 지단백에 결합된 콜레스테롤을 모두 합한 수치 - 총콜레스테롤 /HDL-C 비가 4:1 미만인 것이 좋음 4. ... 고지혈증의 진단 및 검사 혈액검사 로 혈중 지질을 검사함 측정 항목 - 콜레스테롤 , 중성지방 , HDL-C, LDL-C 검사 방법 : 적어도 10 시간 이상 금식 요함 금식의 이유

  리포트 | 41페이지 | 1,500원 | 등록일 2020.04.06 | 수정일 2020.04.19

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  verilog-디지털시계(Digital watch)A+자료 코드및 레포트

  목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계- DCL ... 부가적인 기능 Blink 동작 -5점 자동 시간 증가 -5점 비고: 반드시 확인하여 Simulation 결과 작성 - 동일한 Code 일 경우 전부 0점 처리 - 각각의 기능을 이해하고 ... Logic) 설계- AL (Alarm Logic) 설계- 7-Segment 출력 설계- 부가적인 기능 (Blink 동작, 자동 시간 증가) Spec: Spec 관련 모든 내용은 교재의 Code

  리포트 | 59페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교실험 소개실험 목적HDL(Hardware Description Language)를 이용한 AND 및 NAND ... 실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX ... SourceProject -> New File -> Text File을 선택하여 Input, Output을 지정해주고, Output은 AND 연산을 통해 출력되도록 Source Code를

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Pre

  Design Ⅱ - Text-LCD Control.실험 날짜2016. 11.14학번이름Professor조교IntroduceObjectText LCD의 작동 원리를 이해하고, Verilog HDL로 ... 실습 Lab#09 Application Design Ⅱ Text-LCD Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 ... CodeSimulation of Text LCD Applicationdata[7] ~ data[0]를 통해 원하는 문자열이 출력되는 것을 확인할 수 있다.Reference교안 – Verilog HDL

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

  switch 1, 2로 조작할 수 있는 4가지 경우에 따라 bus switch 5, 6, 7, 8의 상태를 각각 Output으로 내보낼 것이다.Reference교안 – Verilog HDL ... Combinational Logic Design, Arithmetic Logic and Comparator, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 ... Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench Code3 * 8 Decoder Simulation ResultBehavioral

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

  더 낮은 음계일수록 저주파이므로, 주기가 더 긴 것을 확인할 수 있다.Reference교안 – Verilog HDL 실습 Lab#08 Application Design @ 7-segment ... and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508 ... [응용] Piezo ControllerAdd SourceSource Code교안에 나온 piezo buzzer controller에서 cnt_sound에 대한 조건과, button

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제04주 Lab03 Post

  실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX연구소 ... 이로써 NAND Gate가 제대로 동작함을 확인할 수 있다.1-bit Full AdderBehavioral ModelingBehavioral Modeling Source Code1- ... switch 1, 2, 3을 Input으로, LED 1, 2를 Output으로 사용하였다.Gate Primitive ModelingGate Primitive Modeling Source Code1

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Pre

  따라서 4-bit Full Subtractor가 제대로 동작함을 확인할 수 있다.Reference교안 – Verilog HDL 실습 Lab#04 Combinational Logic ... Design, Arithmetic Logic and Comparator, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 ... [실험 2] 1-bit Full Adder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

  동작시킨다면, bus switch 2를 올린 상태에서 button switch 1을 누를 때에만 Output data 값의 변화가 있을 것이다.Reference교안 – Verilog HDL ... Sequential Logic Design, Flip-Flop, Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 ... [실험 2] SIPO(Serial Input Parallel Output) CircuitAdd SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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