"Reset" 검색결과 1-20 / 3,011건

• 

  The Resetting of the Head Direction Parameter

  서울대학교 외국어교육연구소 Mi-kyung Shin

  논문 | 19페이지 | 5,400원 | 등록일 2016.05.03 | 수정일 2023.04.05

  다운로드 장바구니
• 

  [전력변환회로] active clamp reset converter 엑셀 시뮬레이션 파일

  미리보기를 참고해주세요.

  리포트 | 1페이지 | 1,000원 | 등록일 2018.01.29

  다운로드 장바구니
• 

  횡단보도 사고 범위의 재설정에 관한 연구 (Development of reset in the range of crossing accident.)

  대한교통학회 정민영, 이수범, 김장욱, 홍지연

  논문 | 6페이지 | 3,000원 | 등록일 2015.03.25 | 수정일 2017.02.02

  다운로드 장바구니
• 

  실험2. 스위치의 Chattering 제거 및 Atmega1281의 Reset 파형관측

  즉, 논리적으로는 0인 값이 입력되고, 그러므로 2번핀에서의 출력은 5V즉, 논리적으로는 1인 값이 출력된다다시 말하면 switch를 on-off 시킬 때 0v에서 5v 전압이 급격하게 변한다는 것이다. 여기에서 기계식 스위치는 on-off 되는 과정에서 접점이 개폐될..

  리포트 | 12페이지 | 3,000원 | 등록일 2014.08.30

  다운로드 장바구니
• 

  리셋 Reset을 읽고 - 변화하는 성공 패러다임

  리셋 Reset을 읽고 - 변화하는 성공 패러다임책에대한 감상리셋 Reset을 읽고난 느낌과 감상을 정리해 보았다.

  리포트 | 7페이지 | 1,500원 | 등록일 2009.09.15

  다운로드 장바구니
• 

  [VHDL] Reset, Preset 입력을 갖는 D플립플롭

  비동기 입력을 갖는 D-플립플롭은 Preset과 Reset이라는 두 개의 비동기 입력을 갖는다. ... 비동기 입력이라는 것은 CLK 입력에 동기화 되지 않는 신호를 의미하며, Preset입력은 Q를 HIGH레벨로, Reset입력은 LOW레벨로 변환 시킨다.2) D 플롭플롭의 기호4.

  리포트 | 3페이지 | 1,000원 | 등록일 2008.12.02

  다운로드 장바구니
• 

  [컴퓨터공학기초설계및실험2 보고서] Latch & flip-flop design with/without reset/set

  이후 rising edge상태 없으므로 D를 0으로 바꾸어주어도 이pCLK=0, SET=0, RESET=0, D=0 => Q=x(unknown)SET=0,1, RESET=0, D=0,1 ... edge일 때 Q는 이전의 값을 계속해서 유지하고 있다.SET=1, RESET=1, CLK=rising edge, D=0 => Q=0이 된다.SET=1, RESET=1, CLK=rising ... 이를 바탕으로 설계하고, 더불어 reset과 set 기능을 구현하는데 목적을 둔다.

  리포트 | 20페이지 | 1,500원 | 등록일 2015.04.12 | 수정일 2016.03.12

  다운로드 장바구니
• 

  FPGA 디지털 시스템 설계 : 4bit Shift Register 설계 및 Gated D Latch, D F/F, Reset D F/F, JK F/F 분석

  D F/F와 동일하지만 reset=0일 때 reset기능이 작동하는 Negative reset으로 만들기 위해 always@(posedge clk, negedge reset)으로 작성하였다35 ... 클럭에 맞춰 Reset이 작동되는 D F/F이므로 Synchronous Reset D F/F이다. ... Synchronous Reset D Flip-lop (Rising edge)Reset이 작동하면 q=0으로 고정된다.

  리포트 | 3페이지 | 1,000원 | 등록일 2012.06.18

  다운로드 장바구니
• 

  홍익대 디지털논리실험및설계 10주차 예비보고서 A+

  즉, Q1과 Q3이 11이 되는 순간 Reset이 활성화되는 것이다. ... 최초로 Q1,Q3이 1이 되는 순간 모든 FF의 CLR에 0이 입력되어 Reset 될 것이다.

  리포트 | 6페이지 | 1,000원 | 등록일 2023.09.18

  다운로드 장바구니
• 

  마이크로 프로세서 시계 프로젝트

  FND)에 다음과 같이 표시함(분) (10초) (1초)·(0.1초)○각 자리 수에 지정된 시간을 표시하고, 시작 시 모두 0을 표시●SW1, 2를 이용하여 Start, Stop, Reset을 ... 구현○SW1: Start/Stop기능, 누를 때마다 Start, Stop을 반복하며 처음 시작할 때는 stop○SW2: Reset기능, stop일 때에만 동작하며, 누르는 동안 4자리가 ... SW1을 누르면 계속 진행 (start mode)○정지된 값에서 시작하는 것이 아니라 내부적으로 진행된 값을 표시해야 함●정지 상태에서 SW2를 누르면 4자리가 모두 0으로 변경 (reset

  리포트 | 7페이지 | 1,500원 | 등록일 2020.04.29

  다운로드 장바구니
• 

  VHDL을 통해 구현한 ShiftRegister 실습보고서

  Synchronous reset의 경우 clock 값에 맞추어 작동하는 방식으로써, rising edge에서 작동하는 reset 이라면, rising edge가 나오기 전에 reset값이 ... 반대로 Asynchronous reset의 경우 Clock값에 관계 없이 Reset이 되기 때문에, risi명, 그림6 Hyperlink "https://en.wikipedia.org ... : reset=0이므로 Q=0000(LOW), Asynchronous방식의 reset 이므로 그 즉시 출력값 변화각 case들에서 오류가 나는 경우는 없었고, 모두 잘 작동하였다.

  리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 7주차

  포함한 UpCounter는 기본적인 UpCounter기능에 특정 Input을 Output으로 Load하는 기능, Reset이라는 Input이 추가되어 Reset = 1이 될 경우 ... 목적배경 이론실험 장비실험 과제Moore MachineMealy Machine(3) Vending Machine(4) 8-bit up counter with a synchrounous reset ... ,… 과 같이 증가하게 된다.그리고 끝까지 Counting을 한 후에는 다시 처음으로 돌아가서 Count를 하게 된다.0*************0이 중에서도 Synchronous Reset을

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  충북대학교 전자공학부 기초회로실험II 예비보고서 실험 15. 플립플롭의 기능

  RS Flip-Flop은 RS latch회로로 구성하는데, RS latch에서는 입력단자로 출력을 set, reset시키는 기능의 set, reset 단자와 Enable 단자가 추가된 ... 입력은 출력을 set논리(‘1’ 상태)시키는 기능과 reset 논리(‘0’상태)시키는 기능을 갖는 2개의 단자로 구성된다. ... 이론(1) RS(Reset-Set) Latch와 RS Flip FlopRS Flip-Flop은 2개의 출력단자를 갖고, 두 출력의 상태는 항상 반대이다.

  리포트 | 3페이지 | 2,000원 | 등록일 2020.09.19

  다운로드 장바구니
• 

  슈나이더 SGP 인터뷰질문

  top to scrape away excess glueto amaze your friends with a bout of Pen Spinningto depress recessed reset

  자기소개서 | 1페이지 | 3,000원 | 등록일 2021.12.15

  다운로드 장바구니
• 

  [건국대학교 전기전자기초실험1 A+][2024 Ver] 14주차 - 예비레포트

  즉, Set이 1이고 Reset이 0일 경우 출력신호 Q는 0이 되고, Set이 0이고 Reset이 1일 경우 출력신호가 1이 된다. ... Set이 1이고, Reset이 0일 때 출력신호 Q는 1이 되고, 입력신호 Set이 0이고, Reset이 1일 때 출력신호 Q는 0이 된다. ... Reset)과 두 개의 출력(Q와 Q')을 가지고 있다.

  리포트 | 6페이지 | 5,000원 | 등록일 2024.08.10

  다운로드 장바구니
• 

  논리회로설계실험 10주차 up down counter설계

  가장 위에는 CLK의 파형이고 그 아래는 RESET, MODE, OUT, STATE의 wave이다. 170ns 이전까지는 RESET = 1이므로 output은 000이 출력된다. ... RESET = 1 이라면 clk이 posedge일 때 state가 S0가 되도록 하였고 RESET = 0이면 mode와 state에 의해 다음 state값이 변하도록 코드를 구현하였다 ... 가장 위에는 CLK의 파형이고 그 아래는 RESET, MODE, OUT, STATE, NEXT_STATE의 wave이다. 170ns 이전까지는 RESET = 1이므로 output은

  리포트 | 7페이지 | 3,000원 | 등록일 2023.09.11

  다운로드 장바구니
• 

  논리회로설계실험 9주차 counter설계

  이때 D flip flop은 RESET이 1일 때 0000이 출력되지 않는 문제를 해결하기 위해 위에서 수정한 코드를 사용한 것이다. ... 출력이 변하고 반복된다. 420ns일 때 다시 RESET = 1이 되고 OUTPUT은 PRESET 값인 0001을 정상적으로 출력한다. ... 이때 강의자료에서 ripple counter는 420ns에서 RESET 신호가 1이 되어도 계속 0100을 계 0000이 출력됨을 확인할 수 있었다.

  리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

  다운로드 장바구니
• 

  한양대 counter

  (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다.JK Flip-Flop의 timing diagram은 다음과 같다.다른 FF과 마찬가지로 output 값에서 ... SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다.S(set) R

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

  다운로드 장바구니
• 

  FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

  입력으로 clk가 상승 에지일 때 작동하도록 했기 때문에 FPGA 보드를 이용해 reset 동작을 할 때에도 reset 입력을 먼저 HIGH로 놓은 후 clk를 작동시켜 출력을 초기화했다 ... 모듈 코드에서 if(reset==1) count=4’b0000; 코드를 always문 밖에 작성하면 비동기 초기화를 할 수 있을 것으로 생각된다. ... 또 배열 형태로 되어있는 레지스터의 출력을 관찰할 때 10진수 형식으로 관찰하여 카운터의 동작을 쉽게 확인할 수 있었다.모듈 코드를 작성할 때에 reset을 비동기 입력이 아닌 동기

  리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06

  다운로드 장바구니
• 

  홍익대학교 디지털논리실험및설계 7주차 예비보고서 A+

  즉, 두 가지 상 태 (Set, Reset)를 Q에 쓰기도 하고 그 상태를 저장할 수도 있습니다. ... 예를 들어 Q에 1을 쓰 고 싶다면 Active Set 신호 (S’ = 0, R’ = 1)를, 0을 쓰고 싶다면 Active Reset 신호 (S’ = 1, R’ = 0)를 입력으로 ... S’-R’ Latch를 사용할 때 주의해야 할 부분은 Active Set과 Active Reset 신호 (S’ = 0, R’ = 0)가 동시에 입력으로 들어오는 경우는 invalid이기

  리포트 | 7페이지 | 1,500원 | 등록일 2023.03.21 | 수정일 2023.04.03

  다운로드 장바구니