"SR-FF" 검색결과 1-20 / 94건

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  SR-FF/JK-FF

  제 목 : SR-FF , JK-FF 실습2. ... 오늘은 배울 sr-ff과 jk-ff은 유사하지만 11을 입력했을 때 값의 차이가 다릅니다.코드 구현input값에는 r,s,clk값을 넣어주었고, output값 q, nq 에는 밑에서 ... SR-FFR,S,CLK값이 001일 때R과 S의 값이 0 0 이기 때문에 clk이 상승할 때 q의 값이 지속한다는 것을 알수 있습니다.R,S,CLK값이 101일 때R과 S의 값이 1

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  74hc05를 이용한 SR-FF 제작

  우선 74HC05칩에 Vcc 연결을 잘못 하여 수정하였고, 교수님이 주신 회로는 SR-FF이었는데, 우리가 만들어가야 하는 것은 SR-FF에 Q와/Q 가 동시에 High, Low 값을 ... 회로이다.S 단자와 R 단자에는 동시에 1 인 신호가 나타나지 않도록 한 것이다.NOR 게이트로 구성된 SR 래치Enable 제어신호를 갖는 D 래치 회로4.JK 플립플롭동기식 S-R ... 래치에서 금지되어 있는S = R = 1 입력도 안정된 상태로 변천할 수 있도록 만든 회로입력 단자인 J,K에 동시에 1이 인가되면 출력은 반전된다상승 모서리 트리거 방식 SR 플립플롭상승

  리포트 | 15페이지 | 2,000원 | 등록일 2007.12.06

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  한양대 counter

  SR FF에 and gate를 추가한 FF이다. ... SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다.S(set) R ... (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다.JK Flip-Flop의 timing diagram은 다음과 같다.다른 FF과 마찬가지로 output 값에서

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Latches & Flip-Flops

  Latches와 Flip-Flops는 CLOCK의 여부로 구별할 수도 있다.Flip-Flops는 SR FF , D FF , JK FF , T FF로 구분할 수 있다.각각의 Flip-Flops는 ... Gate 하나의 차이로 바뀌는 비슷한 구조를 띄고 있다.SR Latch는 다음과 같다.S는 Set = 1을 뜻하며, R은 Reset = 0을 뜻한다. input 값이 들어가면 Q에서는 ... 실험 목적소자와 Latches를 활용하여 Flip-Flop을 설계해본다. 또한 BreadBoard에 출력되는 결과를 확인해 결과지에 기록한다.Chapter 2.

  리포트 | 6페이지 | 2,000원 | 등록일 2023.03.21

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  정보통신기초 설계

  출력하고 결과를 표로 입력한 뒤 timing도를 그린다.나)의 결과를 NAND SR-FF의 진리표와 비교한다.실험 2실험 1의 가)~다)의 과정을 주어진 D-FF회로로 진행한다실험 ... [그림 1.5] 실험1 timing도 손그림또한 이때의 결과는 NAND SR-FF의 진리표와 같음으로 정상적인 실험이 진행되었음을 확인할 수 있다.실험 2[그림 2.1] D-FF회로 ... 이를 통해 주어진 NAND게이트로 구성한 SR-FF은 부논리회로로 S가 0일 때 set이 동작하여 Q는 1이되고, R=0일 때 Reset이 동작하여 Q=0이 됨을 확인할 수 있다.

  리포트 | 6페이지 | 1,000원 | 등록일 2022.03.21

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  한양대 Register

  관련 이론D Flip-Flop은 다음과 같다. ... SR FF에 Not gate를 추가한 것으로, (0,1)과 (1,0) 값만 사용하고 싶을 때 input 낭비 없이 사용할 수 있다.D에 0이 입력되면 Q에는 1이 출력되고 Q’에는 ... 반대로, 1이 입력되면 Q에는 0이 출력되고 Q’에는 1이 출력된다.D FF의 timing diagram은 T FF의 timing diagram과 큰 차이가 있다.다른 FF는 모두

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  디지털 회로 응용 - 래치와 플립플롭

  SR NOR FF에 대해 다음과 같은 입력이 인가되었을 때 출력파형을 그리시오(각 동작이 일어나는 시점에 S, R, H와 같이 동작 표시를 하시오)과제 6. ... Positive Edge-Triggered D FF(7474)에 대해 다음과 같은 입력이 인가되었을 때 출력파형을 그리시오. ... Negative Edge-Triggered JK FF(74112)에 대해 다음과 같은 입력이 인가되었을 때 출력파형을 그리시오.

  리포트 | 2페이지 | 2,000원 | 등록일 2022.12.05

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  서강대학교 21년도 디지털논리회로실험 6주차 결과레포트 (A+자료) - Flip-flop, Registers

  – SR latch그림3-1처럼 NOR로 구성된 SR latch를 구현한다. ... -SR latch위의 그림은 NOR로 구성된 SR latch이다. S와 R이 10 또는 01일 경우, Q와 Q’가 반대의 상태를 갖게 된다. ... Clock이 첫번째 FF에밖에 연결되어있지 않고, 나머지 FF들은 이전 FF의 출력을 clock 신호로 삼기 때문에, 마치 ripple adder의 carry oS76

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  실험23_계수기 회로_예비레포트

  AND-1의 출력이 1이기 때문에 SR FF의 Reset이 일어난다. ... 따라서 AND-1의 출력은 1, AND-2의 출력은 0이다.AND-1의 출력은 SR FF의 R입력이고, AND-2의 출력은 S입력이다. ... 신호가 SR FF(NOR 게이트 사용)에 입력되는 형태이다.

  리포트 | 2페이지 | 1,000원 | 등록일 2020.04.15

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  OP-amp 아날로그회로 설계 프로젝트 ppt

  Folded Cascode OP-Amp design Ⅱ Netlist Simulation 4 SR+ = 307 V/us SR- = 127 V/usAnalog Circuit Design ... Simulation 4 [Simulation] Av, GB, BW, PM 1 DC offset Voltage 2 CMRR 3 ICMR, Vo swing 4 SR+, SR- 6 PSRR ... Charge Scaling DAC Split Capacitor Design spec C = 24fF 2C = 48fF 4C = 96fF 8C = 192fF Cx = 27.8fF Vref

  리포트 | 34페이지 | 3,000원 | 등록일 2024.02.24

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  디지털 논리 회로 설계 실험 최종프로젝트 레포트 A+ 타이밍게임(회로도있음)

  gate 7402를 이용해 SR래치를 만들었다.LED 1에 불이 들어왔을 때 (출력값 1) UP으로 입력되고 LED 7 에 불이 들어왔을 때 (출력값 0) DOWN으로 입력된다.SR래치 ... -JK-FF을 T-FF처럼 사용하기 위해 J와 K에 해당하는 인풋에 같은 값을 연결해준다. T-FF의 인풋 T와 같아진다. 따라서 상태유지, 반전 이라는 결과값만 갖게 된다. ... Stage 2에서 다시 한 번 “확인” button을 누르면 Stage 1로 돌아간다.>> JK-FF를 사용해서 T-FF과 같은 역할로 만들어준다.

  리포트 | 11페이지 | 2,000원 | 등록일 2021.07.09

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  디지털 회로 실험-시프트 레지스터

  관계 이론 요약74164 8비트 SIPO- 8개의 D-FF을 연결한 레지스터- A, B가 AND 되어 첫째 D-FF에 공급됨- CK이 High일 시 앞 FF의 내용이 뒤 FF으로 전달 ... - /MR : Low시 Reset, High시 정상동작74194 유니버셜 레지스터- 임의의 SI/PI, PL, SL/SR 모두 가능- P1~P4 : 병렬 입력- SR, SL : Shift ... High로 연결하고 Clear 한다.- S0,S1 =1,0 (우츨 시프트 모드)에서, 2번(SR) 입력을 Hi로 하고 11번(CLK) 입력에 펄스를 하나씩 인가했을 때 나오는 출력

  리포트 | 9페이지 | 2,000원 | 등록일 2022.09.10

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  서강대학교 21년도 디지털논리회로실험 8주차 결과레포트 (A+자료) - Shift Register, Multiplier, 4-digit 7-segment display

  즉 SR4CLE는 4-clock의 delay를 갖는 serial-in serial-out register로 동작할 수 있었다. ... 따라서 SR4CLE가 parallel to serial converter로 기능할 수 있음을 확인할 수 있었다.STEP 3:SR4CLE에서, parallel input을 0001로 ... FF의 출력들이 output으로 나오게 된다.

  리포트 | 33페이지 | 2,000원 | 등록일 2022.09.18

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  서강대학교 디지털논리회로실험 레포트 8주차

  나머지 세개의 D-FF 역시 같은 구조를 하고 있기 때문에 이는 사진 1의 회로와 같은 기능을 한다고 볼 수 있다. ... 검토 사항1) D-FF을 사용해서 그림 16의 회로처럼 동작하도록 ISE를 이용해서 회로를 구현해보고 simulation을 통해 확인해 보자-STEP 4에 언급하였 ... FD4CE는 4-bit register, SR4RLED는 shift register이다.

  리포트 | 20페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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  에너지변환실험 A+레포트_555타이머

  경우101①v _{c}{2V _{cc}} over {3} 인 경우는 SR-FF의 출력 Q가 높아지며 트랜지스터가 ON 상태로 되어 커패시터가 방전을 한다.SR 플립플롭의 출력 Q가 ... 2번 단자는 커패시터에 연결되어 있어서 커패 _{}}의 변화에 따른 SR 플립플롭의 입, 출력커패시터전압v _{c}SR 플립플롭SRQv _{c}{2V _{cc}} over {3}인 ... , -3.63, -2.96, -1.59, -0.92, 0.45, 1.12, 2.49]y2 = [(-1)**i for i in range(10) for _ in range(10)]y2

  리포트 | 8페이지 | 2,000원 | 등록일 2024.04.04

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  서강대학교 23년도 마이크로프로세서응용실험 9주차 Lab09 결과레포트 (A+자료)

  인터럽트가 발생하지 않으면 유의미한 동작을 수행하지 않을 것이다.그림 6-3: TIMx_SR의 register descriptionsline 46-56은 step 5에서 보았다시피, ... PSC를 0x07FF로 한다. ... 이렇게 시간적으로 여유를 두지 않았을 때, 어떤 문제점이 나타나는지 확인해보자.과정, 결론그림 C-2그림 C-2의 왼쪽은 기존의 program 9.1처럼, PSC가 0x07FF, ARR이

  리포트 | 38페이지 | 2,000원 | 등록일 2024.03.24

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  초기값을 결정하기위해 clr 이라는 변수를 사용하여 D-FF에 clr값을 넣고 clr이 1일 때 Q가 1로 초기화되도록 해주면module Dflipflop(clr,clk,D,Q,NQ ... SR Latchmodule SRlatch(S,R,Q,NQ);input S,R;output Q,NQ;wire w1,w2;nand na1(Q,S,NQ);nand na2(NQ,R,Q);endmodule2 ... 구현된 결과물을 HBE-COMBO II-DLD 보드에 업로드하여 검증실험결과1.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  플립플롭 실험보고서

  하지만 이런 식으로 불안정한 구간이 있으므로 JK FF, D FF, T FF등으로 변형하여 사용한다. ... 기존의 NOR형 SR래치와 형태가 비슷하지만 피드백 선이 2개 추가되어서 입력이 모두 ‘1’이 되는 금지 상황이 발생하지 않는다. ... 실험기자재 및 부품4.1 사용기기- 오실로스코프- 디지털 멀티미터- 함수발생기4.2 사용부품- NOR 게이트- NAND 게이트- AND 게이트- 인버터5.

  리포트 | 12페이지 | 1,000원 | 등록일 2020.04.26

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  인하대 VLSI 설계 Microprocessor 프로젝트 결과보고서

  D-FlipFlop9. ALU10. Demux+FF+ALU11. SRAM + Demux+FF+ALU12. 고찰13. ... Slave SR Latch는 clk가 상승할 때 Master L.■ ALU Layout, Netlist, Simulation 결과 및 분석Full adder layout 4개를 이어 ... = 10 -> i22- input data3이 i30, i31, i32 중에 하나로 출력이 된다- DIR_EXE = 00 -> i30- DIR_EXE = 01 -> i31- DIR_EXE

  리포트 | 52페이지 | 3,000원 | 등록일 2023.03.15 | 수정일 2023.05.10

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  인하대학교 아날로그회로설계 pch 차동증폭기 설계(손계산, Hspice 코드+결과창, layout)

  0V 3V 0.5U 0.01U 0.01U 0.1U 0.2U).TRAN 1NS 2U.PROBE.OP.ENDVout=0.148V~2.5V SR+: 145V/uSec SR-=210V/uSecSPECHAND ... MARGIN>4586.1레이아웃저항은 poly resistor로, Rs는 강의노트를 참고하여 30ohm으로 했습니다.캐패시터는 poly capacitor로, Cox는 강의노트를 참고하여 5fF ... CALCULATIONPRE SIMULATIONVDD=3VPDD10MHz95MHz119MHzPOSITIVE SR>10V/uSec200V/uSec145V/uSecNEGATIVE SR>

  시험자료 | 7페이지 | 2,500원 | 등록일 2021.07.04

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