"verilog 프로젝트" 검색결과 1-20 / 291건

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  베릴로그(verilog) HDL 시계 프로젝트

  프로젝트 목적Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다.2. ... 프로젝트 목적2.

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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  Verilog UpDown Game 프로젝트 결과 보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 프로젝트 결과보고서디지털 시스템 설계 및 실험 2019 전기전자공학부이름 :학번 :제목UP&DOWN GAME프로젝트1

  리포트 | 8페이지 | 1,500원 | 등록일 2020.04.23

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  FPGA 프로젝트 보고서 (MPU설계) (Digital Systems Design Using Verilog)

  FPGA PROject 보고서microprocessor 소개본 microprocessor는 opcode 명령어를 읽어드리고, 해독하여 작업을 수행하는 fetch decode execute 동작을 구현하였으며, 정해진 명령에 따라 레지스터 연산, 산술 연산, 논리 연산등..

  리포트 | 37페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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  Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

  디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계하고, ... 단순히 이론을 공부했던 것과 실제는 적지않은 차이가 있었던 것 같다.개인적으로 이번 프로젝트를 하면서, Verilog-HDL에 대해 한학기 공부했던 것들이 거의 모두 사용됐던 것 같 ... 있다는 것도 알 수 있었다.또한, 컴퓨터구조와 마이크로프로세서관련 강의에서 배웠던 assembly언어와 CPU의 요소인 ALU, IP, PC등의 동작을 상세히 이해할 수 있게 된 프로젝트였다

  리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

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  두더지 잡기 verilog with BGM ( A+ 프로젝트 결과물, 논리회로실험, 디지털시스템실험 )

  디지털 시스템 실험 ( 논리 설계 실험 ) 최종 프로젝트 과제입니다.두더지 잡기 게임이며, 게임 시작과 동시에 음악도 재생됩니다.A+ 받았으며 퀄리티 보장합니다.

  리포트 | 1페이지 | 10,000원 | 등록일 2020.11.14 | 수정일 2020.11.19

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  Full CPU 설계 프로젝트-Verilog HDL code 포함

  Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design2) Partial CPU를 확장하여 Full Function을 지원하는 ... 연산결과의 sign bit가 1인 경우, z: 연산결과가 0인 경우 , c: 연산결과 Carry가 발생하는 경우, v: 연산결과가 Overflow가 발생한 경우)- Register는 Verilog ... Verilog Code and DescriptionMAIN CODE// INCLUDE files`include "thumb_defs.vh"// global constant definitions

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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  디지털시스템 verilog 로 16bit ALU구성 프로젝트

  1. ALU란?# ALU의 정의ALU(산술논리연산장치, Arithmetic and Logical Unit)는 가감승제(+, -, ×, ÷)의 산술연산과 AND, OR, NOT 등의 논리연산을 수행하는 CPU 내부 구성 요소 중 하나이다. 산술논리연산장치는 CPU의 레지..

  리포트 | 8페이지 | 2,000원 | 등록일 2013.05.21

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  디지털공학 Verilog 프로젝트

  조원들과 Verilog 를 이용한 시스템 제작에 대한 책을 학습하여 원하는 시스템 제작에 따른 공부를 했음 . 2. ... 개요 프로젝트 이론1. ... 참고문헌 Digital Design / M.Morris mano Verilog HDL 디지털 설계와 합성의 길잡이 ( 한국어판 ) / Samir PalnitkarThank you 알찬

  리포트 | 17페이지 | 3,000원 | 등록일 2008.06.18 | 수정일 2021.12.21

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  베릴로그 verilog 프로젝트project 기본 전자시계 digital watch 소스 파일

  NET "in_CLK" LOC = P76;NET "out_En" LOC = P154;NET "out_RS" LOC = P156;NET "out_RW" LOC = P155;NET "out_DB[7]" LOC = P143;NET "out_DB[6]" LOC = P144;N..

  리포트 | 66페이지 | 10,000원 | 등록일 2013.09.09 | 수정일 2022.09.10

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] 기말 프로젝트(Final Project) 스탑워치(Stop Watch) 제작

  디지털 회로 실험Final-term Project[ Stop_Watch 제작 ]R E P O R T＊Professor＊Major＊Student No.＊NameⅠ. 설계 specification 및 제한사항1) Finite State Machine 사용2) Clock은 ..

  리포트 | 22페이지 | 5,000원 | 등록일 2014.10.21 | 수정일 2016.06.15

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  연세대 전기전자 기초실험 프로젝트 - 4층 엘리베이터 컨트롤러 설계(Verilog 설계)

  이 프로젝트 보고서는 교재에 제시된 예비보고서와 결과보고서에 있는 문항에 기초하여 작성하였고 뒤에는 FSM 상태천이표와 상태도, 엘리베이터 컨트롤러 verilog code, 그리고 ... 그 후에 주어진 설계 조건에 따라 verilog로 엘리베이터 컨트롤러를 coding하고 kit에서 제대로 동작하는지 확인해 보았다. ... 기초 실험 프로젝트실험 제목 : 설계 프로젝트II(4층 엘리베이터 컨트롤러 설계 실습)학과학년학번분반실험조성명▶▶ 프로젝트 개요이번 프로젝트의 목표는 엘리베이터 설계 실습을 통해 지금까지

  리포트 | 15페이지 | 3,000원 | 등록일 2007.12.30

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  한양대 Verilog HDL 1

  또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해 ... 실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... 관련 이론Verilog 베릴로그는 IEEE 1364로 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술 언어이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  A+ 디지털 시스템 실험 최종 프로젝트 자판기 <vending machine>, PPT포함

  프로젝트 설명 및 구현 방법 1) 모델, flow Chart, state diagram 자판기 프로젝트는 실제 자판기처럼 동작하게 하였다. ... 모델과 Flow Chart는 [그림 1] 과 같다.Verilog로 자판기를 구현하기 전에 먼저 State Diagram을 그리고 구현하고자 하는 동작을 확인해 보는 과정을 거쳤다. ... 실험제목최종 프로젝트 – Vending Machine실험목표① 자판기를 설계한다.② FPGA 보드에 올려 동작을 검증한다.실험결과1.

  리포트 | 9페이지 | 10,000원 | 등록일 2020.01.07 | 수정일 2020.12.09

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  verilog 4 floor elevator hdl code<베릴로그 4층 엘리베이터 코드구현>

  "verilog 4 floor elevator hdl code"에 대한 내용입니다.

  리포트 | 11페이지 | 20,000원 | 등록일 2021.12.08 | 수정일 2024.06.10

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab04(결과) / 2021년도(대면) / A+

  실험의 목적Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나 ... 101(2) [실습 2] one-bit 전가산기를 다음의 두 가지 방법으로 각각 설계하시오.a. 1비트 반가산기의 module instantiation (half adder와 같은 프로젝트

  리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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  현대모비스 R&D(연구개발) 합격직 자소서

  하지만 스스로 작은 프로젝트를 진행하고 성공해 본 경험이 MICOM에 대해 더 깊이 있게 이해할 수 있도록 해주었습니다.여름방학 동안 연구실과 연계하여 Verilog를 사용한 인공신경망 ... 설계 프로젝트를 수행하였습니다. ... 활용한 프로젝트를 진행하였습니다.

  자기소개서 | 1페이지 | 3,000원 | 등록일 2023.10.08

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  [LX세미콘] [R&D digital design] [학사 채용연계형 인턴] 22하 합격 자기소개서

  하지만 아두이노 프로젝트와 멘토링 등 평소에 관심 있게 실천한 활동들을 정리하며 포기하지 않았습니다. ... 이를 위해서는 디지털 시스템과 verilog, FPGA 등 개발 tool에 대한 이해가 요구되며, 제가 이러한 역량을 갖춘 지원자입니다. ... 또한, verilog와 vivado 등 tool에 대한 이해도를 바탕으로 현업에서 사용되는 설계 이슈들을 분석하고 해결하며 빠르게 업무에 적응하겠습니다.2.

  자기소개서 | 3페이지 | 4,500원 | 등록일 2022.12.26 | 수정일 2023.01.06

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  디지털시스템설계실습 논리게이트 결과보고서

  새로운 프로젝트를 생성하고 위에서 간소화된 논리식을 HDL로 코딩하라. ... 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라. ... 또는 VHDL로 표현하라.2번 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.X = (A+B)’Y = (C’+B)’Z = ((A+B

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

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  서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

  실험목적Verilog HDL을 사용해 비교기 등의 Combinational logic을 설계하고 테스트벤치 파일을 작성하여 combo box를 통해 동작을 실험한다. ... ‘lab4_full_adder’라는 이름의 project를 만든다.2. new source로 verilog module file ‘half_adder.v’ 파일을 만들어 1-bit ... 실습 1에서 작성한 ‘lab4_full_adder’ 프로젝트 아래 new source를 만들어 ‘full_adder.v’를 추가한다.2. module instantiation 방식을

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  [코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

  Design a digital clock displayed on LCD in Verilog HDL.2.

  리포트 | 8페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.09

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