"cpu verilog" 검색결과 1-20 / 31건

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  SK하이닉스 설계 최종 합격 자기소개서(자소서)

  R/W 동작 시 전압 Bumping 현상이 발생하여 PD, PG, PU의 W/L 사이징을 조절해 문제를 해GPU를 통해 수행하여 병목 현상을 줄이는 방안을 모색하고 있습니다. ... 및 협조를 이끌어 내기 위한 구체적 행동/ 목표 달성 정도 및 본인의 기여도/ 경험의 진실성을 증명할 수 있는 근거가 잘 드러나도록 기술) (700~1000 자 10 단락 이내)[Verilog로 ... 먼저 간단한 Diode, R, C로 구성된 Ripple Rectifier의 Transient 시뮬레이션을 엑셀을 통해 확인하고 Python 코드로 구현하였습니다.

  자기소개서 | 13페이지 | 3,000원 | 등록일 2023.02.13

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  한기대_디지틀시스템 설계 및 실습_과제7_CPU 제작(보고서 및 소스 포함)

  설계목적 디지털 설계 및 시스템 강의시간에 배운 Verilog 지식을 토대로 하여 최종 Term Project 과제 소형 DSD_CPU의 구조를 설계 및 FPGA로 제작하여 동작 ... 있다.- MUX S→ 8 to 1 멀티플렉서로서, 8개의 입력 값은 0, 1, V, C, N, Z, ~Z, ~C 이고 선택신호는 3비트의 MS 이다.V, C, N, Z 는 각각 1비트 ... - CAR→ MUX S의 출력 값의 신호에 따라 0일 경우에는 전 출력 값 1증가, 1일 경우에는 MUX C의 출력 값이 나온다.

  시험자료 | 20페이지 | 10,000원 | 등록일 2020.11.04

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  SK하이닉스 양산기술 합격 자기소개서

  Verilog라는 언어는 너무나도 생소했습니다. ... 중간 레포트로 전자의 양자역학적 tunnel effect를 통해서 transmission coefficient와 Reflection coefficient를 도출하여 전자의 움직임에 ... 하지만 기초조차 없던 저는 교수님께 다른 강의를 수강하는 것이 좋겠다는 말까지 들었지만, 더욱 포기하고 싶지 않았습니다.시작은 Verilog 하드웨어 기술 언어를 사용하여 ALU를

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

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  SK하이닉스 SW(소프트웨어) 직군 합격 자기소개서

  따라서 SW 과목뿐만이 아니라 HW 구조를 알기 위해 지속적으로 노력했습니다.맨 처음 논리회로와 디지털시스템 설계 시간에 Verilog 를 이용하여 밥솥, 시계 등을 설계하는 프로젝트를

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

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  한화시스템 첨삭자소서

  대학원 시절에는 verilog 언어 조교와 ARM 어셈블리 조교를 수행했습니다. ... 학부 시절 공학인증을 이수하면서 하드웨어로는 verilog 언어를 활용하여 pipeline MIPS 설계, factorial machine들을 설계했습니다.

  자기소개서 | 7페이지 | 3,000원 | 등록일 2023.01.31

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  삼성전자 DS 회로설계 최종합격 자기소개서

  당시 C언어의 기초 문법 정도만 알았지만, 생각한 모든 것을 구현할 수 있는 프로그래밍에 흥미가 있었고 실력을 키워보고자 도전하게 되었습니다.

  자기소개서 | 5페이지 | 4,000원 | 등록일 2023.01.08

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  연세대 전기전자공학부 20-2학기 기초디지털실험 6주차 예비보고서

  CPU and logic core are implemented in one chip. ... Generally, the SoC have lower power consumption than multi-chip systems, lower unit cost of production ... or electronic system in one chip.

  리포트 | 3페이지 | 1,000원 | 등록일 2021.04.15 | 수정일 2021.10.06

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  삼성전자 합격 자기소개서

  실습에서 마이크로프로세서를 설계하는 프로젝트에 도전해 Verilog를 사용해 알고리즘을 만들고 Test bench를 통해 반복해서 오류를 확인하며 수정했습니다. ... Logic design 단계에서는 Verilog를 사용하여 연산 block들을 구성했습니다. Timing 문제가 발생했지만, test bench를 활용하여 오류를 고쳤습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.03.12 | 수정일 2020.04.09

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 7 보고서

  Here are the following codes written in Verilog.design_1_wrapper.v`timescale 1 ps / 1 psmodule top // ... (DDR_cas_n),.DDR_ck_n(DDR_ck_n),.DDR_ck_p(DDR_ck_p),.DDR_cke(DDR_cke),.DDR_cs_n(DDR_cs_n),.DDR_dm(DDR_dm ... declare our top module(wrapper module)(DDR_addr,DDR_ba,DDR_cas_n,DDR_ck_n,DDR_ck_p,DDR_cke,DDR_cs_n,DDR_dm

  리포트 | 16페이지 | 3,000원 | 등록일 2020.08.18

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  Full CPU 설계 프로젝트-Verilog HDL code 포함

  경우 , c: 연산결과 Carry가 발생하는 경우, v: 연산결과가 Overflow가 발생한 경우)- Register는 Verilog 코드 파트에서 설명2) Thumb 모듈- Input ... Verilog Code and DescriptionMAIN CODE// INCLUDE files`include "thumb_defs.vh"// global constant definitions ... Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design2) Partial CPU를 확장하여 Full Function을 지원하는

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  맞추어 cpu module을 작성한다.(4) cpu testbench를 이용하여, cpu가 정상동작 하는지 확인한다.동작이 올바르게 되었다고 판단되면, 시뮬레이션을 초기화 하고, ... CPU 모듈의 외부 interface는 Lab 06의 것과 동일하다.그리고 다음과 같은 작업을 수행한다.cpu module을 제시한 interface에 맞추어 verilog로 작성한다.TSC ... full instruction 테스트를 위한 TSC assembly code를 작성한다.위의 code를 cpu testbench의 memory 부분에 assign한다.3.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

  부분을 구현한다.CPU의 동작을 확인하기 위해 위에서 제시했던 네 가지 instruction만을 사용하는 프로그램을 작성한 뒤, cpu testbench에서 cpu의 정상동작을 확인한다.아래는 ... 과정실험 전에 미리 CPU module을 제시한 interface에 맞추어 Verilog로 작성한다. ... cpu (readM, writeM, reqOutput, address, data,ackOutput, inputReady, reset_n, clk);output readM; // read

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

  실험 과정실험 전에 다음 사항을 준비한다.(1) cpu module을 제시한 interface에 맞추어 verilog로 작성한다.(2) TSC full instruction 테스트를 ... (4) CPU를 test할 수 있는 TSC Assembly code를 작성하여, cpu testbench의 memory에 옮긴다.(5) cpu testbench를 이용하여, cpu가 ... 위한 TSC assembly code를 작성한다.(3) 위의 code를 cpu testbench의 memory 부분에 assign한다.cpu module을 작성하는 과정은 다음과

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  [합격자소서]16년 하반기 삼성

  부가적으로 실험수업으로 ‘Vivado'라는 프로그램을 이용해 Verilog언어로 간단한 CPU도 만들어 보면서 Chip 설계에 대한 기초적인 지식을 배울 수 있었습니다.4년간의 학사

  자기소개서 | 3페이지 | 3,000원 | 등록일 2016.12.13

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  8비트 CPU 설계 및 가감승제 연산 수행과정을 보여주는 테스트벤치 파일

  리포트 | 5,000원 | 등록일 2017.12.17

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  최신 2017 SK Hynix 합격 자소서 (SK 하이닉스)

  이를 위해 FPGA로 개발된 Verilog(VHDL)의 소프트웨어를 통해 하드웨어system의 구현을 하였고, 특히 FPGA로 10개 정도의 프로젝트를 수행하였습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2017.09.09

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  Lab#05 Combinational Logic Design 2

  BCD to Excess-3Verilog codeUcf code5. Discussion가. ... Prelab1 (3:8 Decoder)Verilog codeTest BenchTiming SimulationFuctional Simulation3:8 Decoder는 Case 구문을 ... Prelab2 (2:1 Mux)Verilog codeTest BenchTiming SimulationFuctional Simulation2:1Mux에서는 always 구문을 사용하여

  리포트 | 26페이지 | 1,500원 | 등록일 2016.09.11

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  [합격자소서]16년 하반기 SK하이닉스

  SK하이닉스희망직무1: system engineering 희망직무2:공정(제조)1. 자신에게 주어졌던 일 중 가장 어려웠던 경험은 무엇이었습니까? 그 일을 하게된 이유와 그때 느꼈던 감정, 진행하면서 가장 어려웠던 점과 그것을 극복하기 위해 했던 행동과 생각, 결과에 ..

  자기소개서 | 5페이지 | 3,000원 | 등록일 2016.12.13

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

  더 낮은 음계일수록 저주파이므로, 주기가 더 긴 것을 확인할 수 있다.Reference교안 – Verilog HDL 실습 Lab#08 Application Design @ 7-segment ... and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508 ... 이는 clk가 high될 때마다 cnt_scan이 1씩 count되며, cnt_scan은 1~4를 반복하기 때문이다.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  [합격자소서]16년도 하반기 아이디스

  처음 보는 언어, C언어를 배우면서 알 수 없었던 Timing 개념의 부재 등이 난관이었지만 단계별 진행을 통해 해결할 수 있었고, 성공적으로 CPU를 설계할 수 있었습니다. ... Verilog-HDL을 이용하여 20여가지의 명령을 수행할 수 있는 CPU를 만드는 것이 목표였습니다.THUMB CPU의 명령어 디자인, Xilinx Vivado tool로 시뮬레이션을

  자기소개서 | 4페이지 | 3,000원 | 등록일 2016.12.13

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