"Verilog CPU" 검색결과 1-20 / 55건

• 

  Full CPU 설계 프로젝트-Verilog HDL code 포함

  Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design2) Partial CPU를 확장하여 Full Function을 지원하는 ... ##Project##Full Function CPU Design1. ... 연산결과의 sign bit가 1인 경우, z: 연산결과가 0인 경우 , c: 연산결과 Carry가 발생하는 경우, v: 연산결과가 Overflow가 발생한 경우)- Register는 Verilog

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

  다운로드 장바구니
• 

  Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

  실험 과정실험 전에 다음 사항을 준비한다.(1) cpu module을 제시한 interface에 맞추어 verilog로 작성한다.(2) TSC full instruction 테스트를 ... 실험 목표Pipelined CPU를 구현하고, pipelining을 통해 CPU의 throughput을 증가시킬 수 있음을 알 수 있다.2. ... Execution -> Memory Access -> Register Write-back의 5단계로 이루어진 5-stage pipelined CPU로 변형해 본다.구현한 CPU가

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

  다운로드 장바구니
• 

  Verilog 를 이용한 CPU의 Cache (캐쉬) 구현 (컴퓨터 아키텍쳐 실습)

  verilog module로 구현한다.(3) Cache-enabled CPU를 test할 test bench를 작성한다.작성한 architecture가 test bench를 제대로 ... Memory access delay를 1-clock cycle 이상이 되도록 설정한다.* CPU는 pipelined CPU를 사용한다.* Total size는 32 words이다.* ... .* Main memory의 data를 CPU의 1-clock cycle 내에 읽고 쓰게 해서는 안된다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

  다운로드 장바구니
• 

  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  내용Lab 05에서 구현했던 CPU가 TSC full instruction을 지원하도록 CPU의 control 부분을 verilog를 이용하여 구현한다.구현한 CPU가 TSC instruction ... CPU 모듈의 외부 interface는 Lab 06의 것과 동일하다.그리고 다음과 같은 작업을 수행한다.cpu module을 제시한 interface에 맞추어 verilog로 작성한다.TSC ... 실험 목표CPU를 구성하는 요소 중 Control을 이해하고 구현한다.2.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

  다운로드 장바구니
• 

  Quartus 툴을 이용하여 Simple_CPU를 verilog로 구현

  실제 CPU에 비하면 너무나도 간단한 CPU이지만, 이러한 간단한 CPU를 설계해 봄으로써, 3학년에 수강하게 될 컴퓨터 구조, 마이크로프로세서 등 관련 과목에 대한 기초를 다질 수 ... Description이번 프로젝트의 목표는 지난 프로젝트를 통해 배웠던 Quartus 툴과 ALU를 이용하여 간단한 CPU를 설계하는 것이다. ... Date 2007.11.20Kwangwoon UniversityProject (or Lab) #2 ReportSimple CPU / New Simple CPUOverviewProject

  리포트 | 25페이지 | 9,000원 | 등록일 2007.12.09

  다운로드 장바구니
• 

  한기대_디지틀시스템 설계 및 실습_과제7_CPU 제작(보고서 및 소스 포함)

  설계목적 디지털 설계 및 시스템 강의시간에 배운 Verilog 지식을 토대로 하여 최종 Term Project 과제 소형 DSD_CPU의 구조를 설계 및 FPGA로 제작하여 동작 ... CPU 설계과정 ⇒ 위의 회로도에서 크게 ‘CONTROL' 부분과 ‘DATAPATH’ 2부분으로 나눌 수 있다.

  시험자료 | 20페이지 | 10,000원 | 등록일 2020.11.04

  다운로드 장바구니
• 

  현대모비스 R&D(연구개발) 합격직 자소서

  마이크로컴퓨터 시스템 과목을 수강하며 8bit CPU를 설계하였고 후수 과목을 수강하며 이를 32bit 프로세서로 발전시켰습니다. ... 하지만 스스로 작은 프로젝트를 진행하고 성공해 본 경험이 MICOM에 대해 더 깊이 있게 이해할 수 있도록 해주었습니다.여름방학 동안 연구실과 연계하여 Verilog를 사용한 인공신경망 ... 위한 센서류에서 신호를 받아 에어백 전개 유무를 판단하는 임베디드 HW를 설계하고 싶습니다.이러한 직무를 수행하기 위해 마이크로컴퓨터 시스템, 컴퓨터 구조와 같은 과목을 수강하였고 Verilog를

  자기소개서 | 1페이지 | 3,000원 | 등록일 2023.10.08

  다운로드 장바구니
• 

  기초 Risc v 설계 코드와 검증 코드( RiscV 기계어 코드 파일 만는는 타스크 함수 포함)

  소개글Verilog(systemverilog)로 작성한 Risc V의 기본 동작(ADD,SUB,SW,LW,BEQ,SET)을 확인하기 위한 RTL 논리 회로 설계의 소스 코드와 이의 ... 인스트럭션 동작확인을 위한 테스트벤치입니다.설계를 의하여 Risc V 32bit CPU의 기본 동작의 동작을 인스트럭션 코딩을 하였으며,위의 코드 동작을 확인하기 위해 인스트럭션의 ... 기계어 코드를 테스트벤치에서 자동으로 생성하여 파일로 만들어 주는 기능을 수행하였고, 만들어진 인스트럭션 코드는 CPU에 의해 읽혀서인스트럭션 단위로 실행되어 그 결과를 waveform파형으로

  리포트 | 49페이지 | 10,000원 | 등록일 2021.11.05

  다운로드 장바구니
• 

  SK하이닉스 설계 최종 합격 자기소개서(자소서)

  DRAM의 일종인 GDDR6-AiM은 메모리 코어에 Programmable Computing Unit라는 인공지능 엔진을 통합하는 방식으로 메모리 내부에서 일부 연산처리를 가능하게 하며 CPU와 ... 및 협조를 이끌어 내기 위한 구체적 행동/ 목표 달성 정도 및 본인의 기여도/ 경험의 진실성을 증명할 수 있는 근거가 잘 드러나도록 기술) (700~1000 자 10 단락 이내)[Verilog로

  자기소개서 | 13페이지 | 3,000원 | 등록일 2023.02.13

  다운로드 장바구니
• 

  삼성전자 R&D 연구개발 자기소개서 최신본

  1. 삼성 취업을 선택한 이유와 입사 후 회사에서 이루고 싶은 꿈을 기술하십시오.(700자)[사람을 위한 DRAM Specialist]‘모두의 이익에 기여를 생각한다.’라는 핵심가치를 통해 삼성의 정신은 사람을 먼저 생각하는 데에 있는 것을 알 수 있었습니다. 사람에 ..

  자기소개서 | 3페이지 | 3,500원 | 등록일 2023.12.03

  다운로드 장바구니
• 

  ring,jhonson counter 예비레포트

  실험 제목 [Verilog Basic, FPGA]2. 실험 목적-fpga를 통해 ring counter, jhonson counter 시뮬레이션3. ... 실행시킴으로서 CPU 보다 훨씬 빠른 계산 속도를 낼 수 있기 때문이다. non-recurring emgineering charge를 내지 않아도 된다. ... 그리고 발열 및 사이즈 문제가 심각하다.(2) Verilog-begin ~ endinitial, if, case, always 등을 사용할 때 블록을 지정할 때 사용한다.

  리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21

  다운로드 장바구니
• 

  Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

  설계해보면서, if else코딩을 할 경우 자동적으로 latch가 생성될 수 있다는 것도 알 수 있었다.또한, 컴퓨터구조와 마이크로프로세서관련 강의에서 배웠던 assembly언어와 CPU의 ... 디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계하고, ... 검증 과정에서 Verilog-HDL의 코드 문법과 이론을 익힐 수 있었고, 무엇보다 수십 번 시뮬레이션을 진행하면서 Model-sim을 활용한 시뮬레이션을 좀 더 잘 활용할 수 있게

  리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

  다운로드 장바구니
• 

  SK하이닉스 양산기술 합격 자기소개서

  Verilog라는 언어는 너무나도 생소했습니다. ... 첫 수업에서 교수님께서는 FPGA를 하나씩 주시면서, 32bit로 구동하는 CPU의 코딩 프로젝트를 진행할 것이며 완수하지 못한다면 좋은 성적은 기대할 수 없을 것이라 단언하였습니다 ... 하지만 기초조차 없던 저는 교수님께 다른 강의를 수강하는 것이 좋겠다는 말까지 들었지만, 더욱 포기하고 싶지 않았습니다.시작은 Verilog 하드웨어 기술 언어를 사용하여 ALU를

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

  다운로드 장바구니
• 

  SK하이닉스 SW(소프트웨어) 직군 합격 자기소개서

  결국 팀원들의 도움과 지속적인 노력으로 CPU 를 제작할 수 있게 되었고 기존의 행렬 CPU 보다 delay 와 하드웨어 사이즈를 줄일 수 있었습니다. ... 따라서 SW 과목뿐만이 아니라 HW 구조를 알기 위해 지속적으로 노력했습니다.맨 처음 논리회로와 디지털시스템 설계 시간에 Verilog 를 이용하여 밥솥, 시계 등을 설계하는 프로젝트를 ... 그리하여 저는 소수 연산에 특화된 CPU 설계 프로젝트를 진행하게 되었습니다.CPU 제작에는 논리 연산 외에도 assembly language 에 대한 학습이 필요했습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

  다운로드 장바구니
• 

  한화시스템 첨삭자소서

  대학원 시절에는 verilog 언어 조교와 ARM 어셈블리 조교를 수행했습니다. ... 이를 위해 정확한 전력측정이 선행되어야 했기에 CPU, bus 그리고 memory의 전력 모델링 후 이를 통해 전력을 cycle 단위로 측정했습니다. ... 학부 시절 공학인증을 이수하면서 하드웨어로는 verilog 언어를 활용하여 pipeline MIPS 설계, factorial machine들을 설계했습니다.

  자기소개서 | 7페이지 | 3,000원 | 등록일 2023.01.31

  다운로드 장바구니
• 

  삼성전자 인턴 자기소개서

  첫 번째로, 기존의 CPU, GPU와 달리 머신 러닝을 효율적으로 수행할 수 있습니다. ... Verilog를 사용하여 연산 Block들을 구성하고 FPGA를 통해 검증하면서 설계하는 과정을 거쳤습니다. ... 프로젝트 완성을 위해서는 Verilog를 사용해 알고리즘을 설계하고 FPGA를 통해 회로를 검증해야 했습니다. 이를 위해 필요한 이론을 논문과 전공서적을 통해 학습했습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.03.12

  다운로드 장바구니
• 

  삼성전자 합격 자기소개서

  첫 번째로, 기존의 CPU, GPU와 달리 병렬 연산을 효율적으로 할 수 있어 기계 학습에 최적화가 가능합니다. ... 실습에서 마이크로프로세서를 설계하는 프로젝트에 도전해 Verilog를 사용해 알고리즘을 만들고 Test bench를 통해 반복해서 오류를 확인하며 수정했습니다. ... Logic design 단계에서는 Verilog를 사용하여 연산 block들을 구성했습니다. Timing 문제가 발생했지만, test bench를 활용하여 오류를 고쳤습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.03.12 | 수정일 2020.04.09

  다운로드 장바구니
• 

  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 7 보고서

  An ARM processor, which we use in this experiment, is an RISC CPU so it has properties of RISC.2.3. ... Here are the following codes written in Verilog.design_1_wrapper.v`timescale 1 ps / 1 psmodule top //

  리포트 | 16페이지 | 3,000원 | 등록일 2020.08.18

  다운로드 장바구니
• 

  8비트 CPU 설계 및 가감승제 연산 수행과정을 보여주는 테스트벤치 파일

  리포트 | 5,000원 | 등록일 2017.12.17

  다운로드 장바구니
• 

  Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

  CPU 모듈의 외부 interface는 다음과 같이 통일한다.3. 과정실험 전에 미리 CPU module을 제시한 interface에 맞추어 Verilog로 작성한다. ... 내용TSC instruction set을 처리할 수 있는 16bit-CPU의 datapath(ALU 및 Register) 부분을 Verilog를 이용하여 구현한다.datapath 부분만으로는 ... 제시한 interface에 맞추어 CPU module을 작성한다.4. CPU testbench를 이용하여, CPU가 정상동작하는지 확인한다.4.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

  다운로드 장바구니