"VHDL설계" 검색결과 1-20 / 992건

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  디멀티플렉서 VHDL 설계

  ▣ 디멀티플렉서 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)Ⅲ. 수행 및 제출(3)[비교 설명]과 는 모두 디멀티플렉서를 설계한 시뮬레이션의 결과이다.

  리포트 | 3페이지 | 1,500원 | 등록일 2022.05.26

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  VHDL를 이용한 FPGA설계

  작년 말 비트코인 광풍으로 한국은 몸살을 앓았다.학생 직장인 너나 할거 없이 대부분 뛰어들었으며 빨리 시작한 사람들은 돈을 땄겠지만 그렇지 못하고 돈을 잃은 사람도 훨신 많기에 이러한 도박성을 가진 가상화폐의 경각심을 알리기위해 제작하게 되었다.

  리포트 | 16페이지 | 2,000원 | 등록일 2021.09.26

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  수의 정렬 회로 VHDL 설계

  ▣ 수의 정렬 회로 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)Ⅲ. 수행 및 제출(3)[ⅰ.

  리포트 | 4페이지 | 2,500원 | 등록일 2022.05.26 | 수정일 2022.12.15

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  패리티 검사기 VHDL 설계

  ▣ 패리티 검사기 설계Ⅰ. 수행 및 제출(1)Ⅱ. ... 설계한 패리티 검사기는 입력 데이터의 ‘1’의 개수가 짝수이면 정상, ‘1’의 개수가 홀수이면 오류가 발생 되는 코드이다.

  리포트 | 2페이지 | 1,500원 | 등록일 2022.05.26

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  우선순위 인코더 VHDL 설계

  ▣ 우선순위인코더 설계Ⅰ. ... 결과 분석]는 우선순위 인코더를 설계한 시뮬레이션의 결과이다.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.05.26

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  조건문에서 86개의 state가 돌아가도록 설계 한후, 비트수를 한자리 줄여 43개의 state만을 이용하도록 설정한다.2-4) process(lcd_state) – state별 데이터값 ... /" http://www.digital-circuitry.com/Wordpress/hd44780-lcd-display-interfacing-with-altera-fpga-vhdl/ ... Source & Results1)VHDL Source2)TestBench Source3)Result wave시뮬레이션을 동작시킨후, 콘솔창에 run 2s를 입력하여 2초까지 동작시켰다

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  추가적으로, 각 state마다, 다음 state값도 지정하여 준다.4)References및 확장방향Calculator 설계를 통해, 연산하는 방법과, 연산 후 나오는 값을 LCD에 ... Source & Results1)VHDL Source1-1)Lcd_display1-2)lcd_test1-3)data_gen2)TestBench source3)Result wave7+

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  그대로 발생하고, 그 다음부터는 01:00:00으로 초기화 되어서 나타나는 것으로 보인다.2)Algorithm 설명 및 이해이번 실습에서는 자일링스의 사용법을 바탕으로 clock을 설계해보았다 ... VHDL에서 코딩과정은 시간의 각 자리숫자를 하나씩 연산하여 나타내게 되는데, 각 자리 숫자가 나타나는 시간 간격이 매우 짧아(50us) 우리 눈에는 동시에 모든 자리 숫자가 연산 ... Source & Results1)VHDL Source2)Testbench Source3)Result wave이번 실습에서는 클럭수가 많기 때문에, 값이 바뀌는 부분들을 확대하여 기록하였습니다

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  교통신호등 제어기 VHDL 설계

  VHDL 설계를 보면 각 정상 상태에 따른 시간이 constant로 부여되어 있고 만약 대기모드가 ‘1’일 경우 YY상태가 되고 그렇지 않을 경우 rising_edge를 주면 RG의 ... ▣ 교통신호등 제어기 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)Ⅲ. 수행 및 제출(3)Ⅳ. ... 그리고 이 신호들을 segment를 이용하여 신호등 두 개로 6부분으로 나누어서 각 상태에 따라 각 segment에 출력을 넣어 결과를 확인 할 수 있도록 설계를 하고 컴파일과 시뮬레이션까지

  리포트 | 4페이지 | 2,500원 | 등록일 2022.05.26 | 수정일 2022.12.15

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  VHDL 설계 실습 보고서 (전감산기 설계)

  VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는 반대로 ... 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1. ... 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다.실습 내용실습 결과전감산기의논리식1.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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  디지털시스템설계 신호등설계 VHDL A+자료

  1. 목 적- 주어진 조건을 만족하는 Traffic Lights System을 구현한다.3. 구현① WOONG.vhdieee라이브러리 중 ieee.std_logic_1164 참조. WOONG component의 entity를 설정한다. CLK RST SIG_VSIG_P..

  리포트 | 8페이지 | 2,500원 | 등록일 2020.09.09 | 수정일 2020.12.10

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  VHDL CODE 및 핀 할당 ·································· 94. ... 설계 구현에 사용된 구성품Kit7-Segmentpush buttonLEDBUZZER비트코인 시세고정비트코인 시세하락비트코인 시세상승? 입력버튼 설계2. ... VHDL 코드 및 핀 할당library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  [논리회로설계실험]VHDL을 통해 구현한 RAM

  방식으로 설계하여본다.2. ... 1.목적(Purpose)이번실습은 ROM과 RAM의 차이에 대해서 알고, 실습으로는 RAM을 설계하는 실습이다. ... Type구문을 사용하여 ram에 배열을 만들고, 그 안에 값들의 위치를 주소값으로 지정하여, 데이터를 저장하거나, 불러오는 방식으로 설계하였다.

  리포트 | 15페이지 | 2,000원 | 등록일 2021.06.26

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  9장 VHDL 설계 툴 사용법 예비

  9장, VHDL 설계툴 사용법 예비보고서1. 목적가. VHDL의 설계 툴 중 하나인 Xilinx VHDL의 설치법을 익힌다.나. ... Xilinx ISE Design Suite를 이용하여 VHDL 설계에 대해서 이해하고 사용법을 익힌다.다. ... Xilinx ISE Design Suite의 컴파일러와 시뮬레이터를 이용하여 VHDL로 설계한 회로에 대한시뮬레이션 방법을 익힌다.라.

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... XOR연산을 사용을 금지했으므로EXOR = XY +X’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL 소스 코드(주석문 ... 1bit fulladder 설계 시 XOR 연산 사용 금지4.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  10, 16진 카운터 설계 vhdl 5-6-7카운터 포함

  HDL및 실습-카운터 설계 및 시뮬레이션-목차———————————————D Flip/Flop-------------------------------------------------- ... 실습에선 다양한 카운터를 설계, 실습해보게 된다. 16진 카운터는 0~15까지의 수를 반복하여 출력하게 되는데 이는 16진수에 해당한다. 16진수란 보통 일상에서 사용하는 0~9 ... 해야 한다.코드 및 설명출력 결과5-6-7 반복 3진 카운터이론적 설명이번 카운터는 값이 5,6,7만 출력되고 다시 5-6-7-5-6-7-5-6-7-… 으로 반복되는 카운터를 설계

  리포트 | 10페이지 | 1,500원 | 등록일 2020.10.05

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  전자공학과 논리회로 A 설계 프로젝트 보고서 (VHDL코드포함)

  각 step에 대한 알고리즘 및 논리 설명 -곱하는 수(multiplier)의 자릿수에서 0이면 과정을 넘어가고 1이면 계산을 진행한다. 이때의 계산은 곱해지는 수(multiplicand)를 그대로 이용하였다.(2step, 3step에서는 비트 자리를 이동하여 계산과정..

  리포트 | 6페이지 | 3,000원 | 등록일 2020.12.10

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  디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

  디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형을 구하고 ... 이는 단순히 2단 AND-OR게이트 회로로 나타낸 형태인 보다 2단계가 높아졌음을 알 수 있다.4bit full adder의 설계와 구현4bit full adder는 미리 설계해둔 ... 파형을 분석한다.-4비트 가산기의 구현 조건1. 1bit full adder의 동작을 포함한다.2. 1bit full adder를 설계할 때 XOR연산을 사용하지 않는다.3-1.

  리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

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  키보드로 움직이는 VHDL 로봇팔 제안서,최종보고서,설계포트폴리오,소스코드[DE0보드 사용]

  먼저, 로봇의 기구부는 알류미늄, 아크릴, 포맥스 등의 작품을 완성하였을 시 내구성이 보장될 수 있도록 강도가 보장되지만 동시에 제작에 용이한 재질을 선택하여 로봇팔의 기구부를 설계한다

  리포트 | 25페이지 | 10,000원 | 등록일 2021.02.19 | 수정일 2021.03.04

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  아주대학교 논리회로 / VHDL 설계 과제 보고서 (4 bits Gray to Binary code conversion)

  논리회로 설계 내용 및 동작 원리 설명A) 알고리즘4비트 그레이 코드를 4비트 2진 코드로 변환 하 는 일반적인 알고리즘은 다음과 같다 .1. 4비트 그레이코드를 입력한다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.05.29 | 수정일 2020.06.05

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