"VHDL을 이용한 디지털" 검색결과 1-20 / 319건

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  VHDL과 FPGA 실습 키트를 이용한 묵찌빠 게임 [디지털논리회로 실험 Term Project]

  최근에는 4차 산업 혁명에서 핵심인 인공지능을 이용하여 스타크래프트 경기를 준비하고 있다고 들었 다. ... 세계적인 추세에 힘입어 우리는 묵지빠 게임에 인공지능을 넣고 실험 키트를 이용하여 게임을 하 면 재밌을 것이라 생각하게 되었고, ‘Alpha 묵지빠 2017‘을 기획하게 되었다 ... 5) 공격/수비 상태일 때 남은 시간은 DOT matrix에 표시 6) 게임의 진행 상황은 Text-LCD에 표시 7) 묵/찌/빠의 선택과 Reset은 푸쉬버튼을 이용2

  리포트 | 28페이지 | 4,000원 | 등록일 2020.04.24 | 수정일 2020.04.27

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... 실습 목표: ModelSim을 이용하여 주어진 조건들을 만족하는 4bit full adder를 설계 후 테스트벤치 코드를 이용해 시뮬레이션 출력 파형을 구하고 분석할 수 있다.3. ... fulladder 설계시 XOR연산을 사용을 금지했으므로EXOR = XY +X’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다.3) 4bit Full Adder의 VHDL

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

  디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형을 구하고 ... SEQ Figure \* ARABIC 2 4bit full adder를 구현한 코드Testbench 코드 작성테스트벤치 코드에서는 fulladder_4 파일에서 미리 작성한 모듈을 이용하여 ... AND-OR게이트 회로로 나타낸 형태인 보다 2단계가 높아졌음을 알 수 있다.4bit full adder의 설계와 구현4bit full adder는 미리 설계해둔 모듈 fulladder_1를 이용하여

  리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

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  졸업논문_VHDL을 이용한 디지털 시계구현

  學士學位 請求論文VHDL을 이용한 디지털시계 설계(Design of a Digital Clock using VHDL)2007年 11月 20日崇實大學校 IT大學情報通信電子工學部金 應 ... 日學士學位 請求論文VHDL을 이용한 디지털시계 설계(Design of a Digital Clock using VHDL)2007年 11月 20日崇實大學校 IT大學情報通信電子工學部金 應 ... 日學士學位 請求論文VHDL을 이용한 디지털시계 설계(Design of a Digital Clock using VHDL)指導敎授 : 宋 仁 彩이 論文을 學士學位 論文으로제출함2007

  논문 | 62페이지 | 4,000원 | 등록일 2010.12.21

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  VHDL을 이용한 디지털시계

  설계 절차① 디지털 시계의 설계 사양 결정㉠ 디지털 시계의 설계 과정 블럭도㉡ 디지털 시계의 기능 설명입력: CLK : 외부에서 제공하는 시스템 클럭SW1, SW2 : 각종 모드 설정 ... 시간모드-디지털 시계의 초기 모드. ... 제목디지털 시계 구현2. 목적지금까지 배운 것을 기반으로 하여 기능이 다양한 시계를 구현해 본다.3.

  리포트 | 25페이지 | 7,000원 | 등록일 2013.07.04 | 수정일 2017.04.14

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  VHDL을 이용한 디지털 시계 설계

  introduction 이번 실습은 VHDL을 이용한 디지털 시계 설계로 분주회로를 설계하는 방법을 학습한 후, Training Kit를 통해 7-segment와 LCD로 검증하였다 ... 초를 나타내는 세그먼트 2개(DIGIT 5, 6) ● 비동기 reset ◆ 리셋시 12:58:20으로 초기화 ● Pin mapping ◆ 주어진 table 이용 ● Module ◆ ... 이번 실습이 마지막이었는데, LCD를 이용해 검증하는 것은 생각보다 까다로웠다.

  리포트 | 20페이지 | 3,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

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  VHDL을 이용한 digital watch 설계

  실습명 : Digital Watch2. 실습 목표? 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.? ... 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인하였으나있었다. ... ⓑRTLⓒ시뮬레이션2499까지 카운트한뒤 0이되며 유지하던값을 0->1로 바뀌는것을 확인할 수있다.⑥ 디지털시계ⓐVHDL1~132줄까지의 VHDL이다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 Digital Clock(디지털 클락) 코드 및 보고서입니다.

  울리는 VHDL 모듈을 설계하고 이를 FPGA키트를 이용하여 구현한다.2. ... Digital Clock- 시, 분, 초를 표시하는 디지털 시계- 입력 클럭(4MHZ)를 분주하여 1초 단위로 상승- 12:59:59 다음은 01:00:00가 되도록 12시간제를 적용 ... Project Purpose이번 프로젝트의 목적은 7-segment를 이용하여 시, 분, 초를 나타내는 Digital Clock과 분, 초, 1/100초를 이용하여 초시계를 구현한

  리포트 | 13페이지 | 3,000원 | 등록일 2017.05.23

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  VHDL을 이용한 디지털시계설계

  VHDL을 이용한 디지털시계(Digital Watch)① 시간표시 기능(시, 분, 초), 시간수정기능, 스톱워치 기능이 되면 디지털 시계설계② 모드 선택과 시간수정은 버튼을 이용하여 ... 전체적인 디지털시계설계 소개- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 ... VHDL을 이용한 디지털시계4. VHDL Code5. 실험 결과 및 분석6. 실험방법(트레이닝 키트)7. 결론 및 느낀점1.

  리포트 | 31페이지 | 1,000원 | 등록일 2011.12.30

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  VHDL를 이용한 디지털 시계

  디지털 시계를 제작하는 것으로 시간을 나타내는 세그먼트 2개, 분을 나타내는 세그먼트 2개, 초를 나타내는 세그먼트 2개를 이용하여 구성 할 것이다.▶ 이 때 비동기 Reset를 ... ;( VHDL Modual - File name : "digital_clock " 로 지정 )- entity문entity의 이름은 digital_clock로 하고. port를 구성한다 ... 이 때 시간을 나타내는 segment 2개, 분을 나타내는 segment 2개, 초를 나타내는 segment 2개를 이용하여 제작해야 된다.DIGIT110자리의 시간 단위DIGIT21자리의

  리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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  VHDL를 이용한 Digital Clock의 설계

  Design of A Digital Clock ChipVHDL Modeling Project Homework< Mode Generator Part >1. ... Sources & Results1) VHDL Sourcelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;

  리포트 | 34페이지 | 10,000원 | 등록일 2010.06.24

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  VHDL 을 이용한 디지털 시계 설계

  디지털 시계의 기능1) 기본적인 시계 구현- 기본적인 시계의 경우 8개의 7-Segment를 이용하여 시, 분, 초 1/100초를 각각 2개씩 나타내도록 사용하였습니다. ... 시간의 정.SUB_MODE 키를 이용하여 Stop Watch가 정지하고, 정지한 상태를 유지한 상태에서 다시 시작될수 있게 하였고, SET키를 이용하여 SET키를 입력하였을때 Stop ... ;architecture Behavior of Digital_Watch is-- State Machine을 위한 signal 선언signal TMP_MODE : std_logic_vector

  리포트 | 34페이지 | 3,000원 | 등록일 2010.06.03

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  디지털 전자 시계 VHDL (Flowrian 을 이용한 논리 설계 실험 )

  구현 - 알람 , 스탑워치 , 시간변경 , 시간변경(다른나라 )직접 책보면서 구현 , 작동합니다.

  리포트 | 4,000원 | 등록일 2013.12.14 | 수정일 2013.12.16

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  VHDL을 이용한 Digital clock설계

  ※ Sequence of Mode_1: Clock ➡ Date ➡ Timer ➡ Alram① Clock: s_1~s_2 : Express times_3~s_4 : Express minutes_5~s_6 : Express secMode2(setting): Push the..

  리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13

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  VHDL을 이용한 디지털 시계 구현

  VHDL을 이용한 Digital Clock 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all ... 두 번째 term project Digital Clock1.

  리포트 | 4페이지 | 1,500원 | 등록일 2009.06.24

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  VHDL을 이용한 디지털 시계

  ALTERA MAX+PLUS Ⅱ를 사용한 디지털 시계LCD와 7세그먼트로 시간을 표현스탑워치와 알람기능포함도트메트릭스로 시간을 표현핀설정은 다 되어있음

  리포트 | 8,000원 | 등록일 2008.01.15

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  vhdl을 이용한 디지털시계+스탑워치 설계

  기능시계 Run/Set 모드 - 모드 변경키를 이용하여 Run/Set 모드 변경 가능날짜 Run/Set 모드 - 날짜 모드 진입 후 최초 Run 모드 - Key[2]를 누르면 ... 누르면 현재 카운트 되고 있는 시간부터 FND 동작그 외 - 리셋기능 분리(시계+날짜, 스탑워치) - Set모드 진입 시, Key[3] 누르고 있으면 자동 카운팅State문을 이용하여

  리포트 | 13페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

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  VHDL을 이용한 디지털 시계 설계

  Introduction VHDL(VHSIC Hardware Description Language)을 이용하여 디지털 시계를 설계하기 위한 첫 번째 수행 단계로써 7-SEGMENT의 ... 동작원리에 대해서 이해하고 VHDL을 이용한 7-SEGMENT 제어 방법을 익히는 것이 이번 실습의 목표입니다. ... 문제에서는 case문으로 지정되어 있으므로 case문을 이용하여 설계를 합니다.3.

  리포트 | 25페이지 | 3,000원 | 등록일 2009.02.09

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  [디지털시계]VHDL을 이용한 디지털 시계

  0);led : out std_logic_vector(7 downto 0));end digital_watch;architecture Behavioral of digital_watch ... **디지털 시계와 stopwatch 소스 **library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL ... ;entity digital_watch isPort ( clk : in std_logic;reset : in std_logic;push1 : in std_logic;push2 : in

  리포트 | 13페이지 | 2,500원 | 등록일 2008.06.14

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  VHDL을 이용한 디지털 시계구현 발표자료

  20001741 김응일Digital clock system designCopyright@20001741 김응일 all rights reserved.123System flow chartSource

  리포트 | 22페이지 | 2,000원 | 등록일 2010.12.21

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