"fpga 시계" 검색결과 1-20 / 61건

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  FPGA를 이용한 디지털 시계

  • FPGA를 통해 도트 매트릭스를 VHDL로 구현하여 제어기술을 익힌다. ... • VHDL을 이용하여 실생활에 많이 이용되는 디지털 시계를 구현하여 Clock의 활용을 익혀 VHDL 응용 능력을 기른다.

  리포트 | 1페이지 | 1,000원 | 등록일 2011.12.22

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  FPGA DE2보드를 이용해서 디지털시계만들기 (시계, 알람, 스톱워치기능 포함 )

  FPGA설계로 디지털시계를 구현하고, 그에 알맞은 스톱워치기능, 알림기능, 시간설정기능을 16 x 2 character LCD표시소자로 나타낸다.디지털시계- 디지털시계의 기능은 크게

  리포트 | 3,000원 | 등록일 2014.12.30

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  vhdl을 이용한 FPGA 킷에서의 디지털 시계 구현

  PurposeXilinx 소프트웨어를 이용하여 디지털 시계의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 시간이 표시되는지 여부를 확인한다.2. ... Problem Statement① Describe what is the problem.주어진 entity로 디지털 시계를 설계하며, pin할당 역시 주어진 pin table을 참고하여 ... Sources & Results - FPGA킷과 연계* pin할당 캡쳐화면* 다른 부분은 집에서 해보니 cable check 오류메시지가 떠서 캡쳐 하지 못하였습니다.--------

  리포트 | 8페이지 | 3,000원 | 등록일 2009.11.12

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  Altera FPGA 와 Max+2 를 이용한 알람 기능의 디지털 시계 설계 및 구현

  - inc_DSP_indicator : Chagne_mode가 변경시키는 모드 신호를 참조하여 해당 시그널의 정보를 할당하여준다. 여기서는 하나의 segment 점멸정보를 8bit의 Com신호의 설정상태를 확인하여 해당 7segment 활성화 하여 숫자를 Display..

  리포트 | 41페이지 | 2,500원 | 등록일 2007.03.29

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  실제 제품으로 연결 지어 보는 실습이기에, 시계뿐 아니라 다양한 제품들을 구상해볼 수 있다. ... 또한, 실제 1초가 지날 때, clock의 값이 증가해야하므로, 0.5초마다 값이 전환되는 새로운 클럭을 설정하여, 시계의 값이 증가할 수 있도록 하였다. ... 아래 그림은 실습시 이용한 FPGA이고, 상단에 7segment 6자리로 구성된 display가 있다.그림1.

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  서울시립대학교 전전설2 2주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  추가하였다. 4-input LUTHBE Combo-II SE의 입출력 장치의 종류와 특성 HYPERLINK \l "주석8"[8] HBE Combo-II의 사양- Clock말 그대로 시계와 ... 또한 반도체의 집적도가 FPGA에 비해 떨어지는 점이 있다. ... 함수에 대한 특수화된 논리를 포함하여 sum of product의 경우보다 더 유연한 논리를 제공한다.FPGA와 큰 차이점으로는 FPGA는 내부적으로 LUT(look up table

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.10.24

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 7segment(fnd)

  -실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(ALU, BCD-to-7segmemt)]-관련 이론1. ... 많은 종류의 전자 회로는 어떤 형태의 산술연산을 계산하는 데 필요한데, 심지어 디지털 시계에 있는 작은 회로조차도 현재 시간에 1을 더하고, 언제 알람을 울려야 하는지를 검사하는 작은 ... 몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다.7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 각각

  리포트 | 5페이지 | 1,000원 | 등록일 2021.06.20

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  서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

  [그림10]과 같이 FND_DATA 신호들 사이에 330Ω의 저항을 연결해야 7-segment가 안정 적으로 동작한다는 것과 74LS47의 출력 핀이 시계 방향 순서대로 7-segment의 ... 퀴즈 2번의 결과를 VHDL로 설계하고 FPGA로 구현하여 동작 확인VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다. ... [표 4]의 priority encoder를 VHDL로 설계하고 FPGA로 구현하여 동작 확인VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다.

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  전자전기컴퓨터설계실험2(전전설2) (10) Final Project

  실험 목적본 보고서에서는 베릴로그 HDL과 FPGA를 사용하여 디지털 시계를 설계한다. ... Xilinx자일링스 사는 현장 프로그래머블 게이트 어레이(FPGA)로 알려진 리컨피규러블 하드웨어 IC 부분에서 가장 큰 개발업체이고 팹레스 제조업체이다. ... [표 1] 디지털 시계에서 구현할 기능2. 실험 이론2.1.

  리포트 | 110페이지 | 10,000원 | 등록일 2019.10.13 | 수정일 2021.04.29

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  LIG넥스원 생산관리직 합격자소서

  이를 통해 Linux 활용법 및 FPGA-Design Flow를 상세히 배워 설계에 대한 이해도를 높였습니다.둘째, '마이크로프로세서설계'에서 초시계를 제작하며 HW개발 경험을 쌓았습니다

  자기소개서 | 3페이지 | 3,000원 | 등록일 2024.02.07

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  전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

  시계의 카운터 회로나 기타 복잡한 디지털 회로에는 필수적 요소이다.SETRESETQ11변화 없음01110000유효하지 않음[표 1] S-R 래치(NAND)의 진리표[사진 1] S-R ... 선택한다.File ⇒ Initialize ChainFPGA에 프로그래밍할 파일을 선택한다..bit 파일을 선택한다.PROM에 프로그래밍할 파일을 선택한다.PROM File을 생성하지 않았고 FPGA에만 ... 선택한다.File ⇒ Initialize ChainFPGA에 프로그래밍할 파일을 선택한다..bit 파일을 선택한다.PROM에 프로그래밍할 파일을 선택한다.PROM File을 생성하지 않았고 FPGA에만

  리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  Vivado를 이용한 BCD to 7segment decoder의 구현 예비레포트

  .- Verilog로 구현한 Adder를 FPGA보드의 7segment를 통하여 구현하는 방법을 익힌다.3 관련 이론1. ... 몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다.7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 각각

  리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

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  BCD code, 세븐 세그먼트에 대한 이론 및 회로

  실험 장비 및 부품Digilent Nexys4 FPGA BoardVivado Design Suite 2014.43. ... 모양으로 두개의 가로 획과 두 개의 세로 획이 배치되어 있고, 위쪽 사각형의 아래 획과 아래쪽 사각형의 위쪽 획이 합쳐진 모양이다. 7세그먼트 표시장치의 각 획은 맨 위 가로 획부터 시계

  리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

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  서울시립대학교 전전설2 2주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  추가하였다. 4-input LUTHBE Combo-II SE의 입출력 장치의 종류와 특성 HYPERLINK \l "주석8"[8] HBE Combo-II의 사양- Clock말 그대로 시계와 ... PAL은 일반적으로 수백개의 논리 게이트를 구현하는 반면 FPGA는 수만에서 수백만에 이른다.두 번째로 macro cell간에 복잡한 피드백 [7] Spartan-3 FPGA의 성능System ... 반영해서 내부 소자를 활용하는 횟수를 줄이도록 한다.FPGA와 비슷한 특성은 첫 번째로, 많은 수의 논리 게이트를 사용할 수 있는 것이다.

  리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [전기실험]디지털 공학 실험 레포트 1장(문제풀이)

  (a)는 새김눈이 있는 곳을 기준 바로 왼쪽 1번 핀이 있고 반시계방향으로 부여하면된다. ... (b)는 새김눈이 중앙에 있고 그 중앙에서 1번을 부여후 반시계방향으로 부여하면된다.1-6절 시험 및 측정 계측기25. ... PAL, GAL, SPLD, VHLD, CPLD, AHDL, FPGA, VHDL, AHDL이다.28. 다음은 각각 무엇을 나타내는가?

  리포트 | 5페이지 | 1,500원 | 등록일 2020.04.20

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  온세미컨덕터 AE직무 인턴 합격자소서

  그래서 그 후 Verilog의 기본 문법과 FSM의 설계를 스스로 공부해본 끝에, FPGA 보드와 Verilog를 이용한 cruise controller를 설계하였습니다. ... 과정이야말로 커리어, 인간관계 등 삶의 모든 부분에서 나라는 사람을 지탱할 수 있는 기반을 다지는 일이라고 생각하기 때문입니다.저는 교과 과정에서, Verilog를 이용한 디지털 시계를

  자기소개서 | 2페이지 | 3,000원 | 등록일 2024.02.12

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  포항공과대학교(포스텍) POSTECH 일반대학원 컴퓨터공학과 연구계획서

  프로토타이핑 연구 등을 하고 싶습니다.저는 또한 허니 암호화에서의 비밀번호 입력 오류 복원력 연구, 시계열 잔여 모멘텀 전략 연구, 과학 응용 프로그램을 위한 키-값 저장소의 설계 ... 대략적인 동형 암호화 연구, 키-값 CSD에 대한 백그라운드 작업 인식 스케줄링의 효과 탐색 연구, 심층 신경망의 저정밀도 추론을 위한 Systolic Array 기반 가속기의 FPGA

  자기소개서 | 2페이지 | 3,800원 | 등록일 2023.07.13

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  2023상반기 현대자동차 R&D 합격 자소서

  발생하는 에러들을 word파일로 정리하여 동일 에러 발생 시 빠르게 해결 했습니다.2) 디지털 회로실험 A0 : 한 학기동안 FPGA구조를 설계했습니다. ... . ※ 석사과정자는 연구경력 및 세부 전공에 대해 기술해 주십시오.1) 디지털 시스템 설계 A+ : VHDL을 이용해 디지털 시계 entity와 내부 아키텍처 개발을 한 학기 간 수행했습니다

  자기소개서 | 3페이지 | 3,000원 | 등록일 2023.07.12

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  서강대학교 디지털논리회로실험 - 실험 2. Digital Logic Gates 예비 보고서

  [그림 4]와 같 이 반달모양의 notch가 왼편으로 향하도록 내려다볼 때 좌측 하단의 핀 번호가 1번이 며 반시계 방향으로 연속하여 핀 번호가 부여된다. ... 실험 목적1) TTL의 동작 원리를 확인한다.2) 주어진 진리표를 논리식으로 최적화한다.3) 논리식을 TTL로 구현하여 그 동작을 확인한다.4) Xilinx ISE로 설계된 회로를 FPGA로

  리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  SK하이닉스 SW(소프트웨어) 직군 합격 자기소개서

  안타깝게도 i/o 개수가 초과하여 FPGA 보드에 올리지는 못하였습니다. ... 따라서 SW 과목뿐만이 아니라 HW 구조를 알기 위해 지속적으로 노력했습니다.맨 처음 논리회로와 디지털시스템 설계 시간에 Verilog 를 이용하여 밥솥, 시계 등을 설계하는 프로젝트를

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.06

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