"fpga 계산기" 검색결과 1-20 / 122건

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  FPGA 디지털 시스템 설계 : 볼링 점수 계산기 프로젝트

  볼링 점수를 계산하는 구조를 간단하게 나타내면 위와 같다.

  리포트 | 3페이지 | 2,000원 | 등록일 2012.06.18

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  FPGA를 이용한 디지털 시스템 설계(인하대) 기말 프로젝트 볼링 점수 계산기 보고서

  인하대 FPGA를 이용한 디지털 시스템 설계 기말 프로젝트 외 기말고사 기출자료입니다.150점 만점에 140점을 맞은 자료(시연+리포트)입니다.시연은 만점 받았으며, 시연화면을 실행화면으로 ... 많은 도움 되셨으면 좋겠습니다.* 파일 사용법 *FPGA 기말 프로젝트 파일 이용법입니다.우선 전체 파일을 압축을 풀어줍니다.그 후에 쿼터스2가 깔려있는 드라이브에 (C드라이브에 깔려있으면

  리포트 | 10,000원 | 등록일 2015.09.29 | 수정일 2016.12.01

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  vhdl과 fpga kit을 이용한 디지털 계산기 설계

  PurposeXilinx 소프트웨어를 이용하여 계산기의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 계산기능을 수행하는지 여부를 확인한다.2. ... Problem Statement① Describe what is the problem.4비트 덧/뺄셈기를 설계하여 직접 임의 값을 입력하여 계산을 하여 값이 LCD에 표시하는지 확인한다 ... ,FPGA_CLK,load_100k,cnt_100k)beginif FPGA_RSTB = '0' thencnt_100k '0');clk_100k

  리포트 | 10페이지 | 3,000원 | 등록일 2010.01.16

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  디지털시스템실험, Verilog를 이용해 BCD to 7 segment를 통한 계산기 설계 및 구현, FPGA보드 결과 포함

  가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현실험결과7-segment 블록 다이어그램을 보면 먼저 4bit의 input을 입력받아서(0~15까지 표현가능) 이를 ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목BCD to 7 Segment, 7 Segment를 통한 계산기 설계 및 구현실험목표1 ... BCD to 7segment가 최종적으로 잘 작동하는지 FPGA보드에 연결하여 실험해보았다.

  리포트 | 5페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.23

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  2022년 상반기 LG디스플레이 반도체/디스플레이 합격자소서

  어셈블리어를 일부 구현해 ModelSim으로 기본적인 작동 확인2 FPGA와 Arduino를 이용한 "학점계산기"- 3개의 마이크로 컨트롤러 간의 IO 설계. ... Arduino1로 입력을 받고 FPGA로 연산 후 Arduino2로 출력할 수 있도록 Verilog, C 코드 수정3 DE1-SoC FPGA 두더지 잡기"- Quartus Schematic을 ... 학교수강교과목"1 프로그래밍- 자료구조 A+, 고급프로그래밍 A-, 알고리즘 A-, 운영체제 A+2 HDL, FPGA 설계- 디지털공학실험 B+, 디지털시스템설계 A-, IoT실험

  자기소개서 | 3페이지 | 3,000원 | 등록일 2022.11.08

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  고려대학교 디지털시스템실험 A+ 10주차 결과보고서

  SRAM 을 이용하여 계산기를 구현할 때, 결과값이 FPGA에 뜨지 않았는데, 7 segment control module을 사용할 때 rst 값에 1을 넣어주는 것으로 이러한 문제를

  리포트 | 2페이지 | 2,000원 | 등록일 2023.06.21

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  1.목적(Purpose)이번실습은, FPGA의 버튼들을 이용하여, 값을 입력하고, 덧셈과 뺄셈 연산을 하는 계산기를 만들어 보는 실습이다. ... 이전 실습에서 배웠던, LCD의 표시기능을 그대로 이용하고, 각 버튼마다 실행동작을 지정하여 계산기의 기능을 구현한다. ... )스위치/딥스위치원래 계산기는 키패드를 이용하여 값을 입력하지만, lab 3000에 키패드가 없기 때문에, 스위치와 딥스위치를 이용하여, 값을 나타낸다.

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  과거, 패턴 발생기, 오실로스코프, 멀티미터 등을 이용한다. ... 설계 가능 논리 소자는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍을 할 수 있다. ... 대부분의 FPGA는 프로그래밍 가능 논리 요소에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.FPGA는 일반적으로 주문형 반도체(ASIC) 대용품보다

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

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  서강대학교 디지털논리회로실험 - 실험 8. Multiplier Design 결과 보고서

  이는 예상결과와 동일했으며 이를 이용하면 곱셈기를 만들 수 있을 것으로 생각되었다.2) 각자가 설계한 Block을 합친 곱셈기를 Xilinx ISE로 합성하고, FPGA에 다운로드 ... 구 교재의 shift-add 곱셈기 방식을 살짝 변형한 combinational 곱셈기를 이용하였다. ... 실험 결과 및 분석1) 각자가 설계한 Block을 Xilinx ISE로 합성하고, FPGA에 다운로드 한 후 동작을 검증한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  서강대학교 21년도 디지털논리회로실험 2주차 보고서 (A+자료) - Logic Gates, FPGA

  칩의 크기가 작아지고 있는 만큼, 물리적으로 fan을 이용해 쿨링을 하는 것에는 한계가 있을 것이다. ... .- FPGA를 이용하여 간단한 논리 회로를 구현하고 동작을 확인해본다.이론2.1 Logic signals and gates디지털 논리 값은 0(low)와 1(high)가 있는데, ... 따라서 얼마나 많은 소자를 drive할 수 있는지 fanout을 계산하여야 한다.마지막으로 capacitive load를 고려해야 하는데, 이는 논리 회로의 delay와 소비 전력을

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  따라서 도레미파솔라시도 각각의 주기를 계산해서 코딩을 진행하였다. ... 최종적으로 FPGA Device Configuration까지 수행해서 동작을 확 문법 ... array)- Static 7-Segment의 구조를 제어하고, 4개의 7-Segment 중 어느 곳에 나타나게 할 것인지를 결정하는 방법으로 Dynamic 7-Segment의 제어기가

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  비교기 \를 설계하고 이를 FPGA에 다운로드 하여 스파르탄 보드(HBE_COMBO II) 기기에서 정상 작동하는지 확인해보는 실험이었다. ... 여기서 알아야 할점은 이진법 뺄셈 계산이다. A – B = A + (-B)라고 표기가 가능하다. 이때, -B는 B의 2의 보수이다. ... 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.(4) 감산기 : 두 개의 input이 A와 B일 때, A-B는 A+(-B)와 같다

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  [보고서1등] Labview 기초 (결과) [A+] 아주대 기계공학기초실험

  멀티코어 가능, 하드웨어 가속 기술 (DSP, FPGA 및 GPU를 코프로세서로)과 호환8. ... 실험 목적많은 계측 자료를 효과적으로 저장, 보관하고 이를 이용해 필요한 계산을 빠르게 실시하여 원하는 결과를 얻게 해주는 프로그램인 Labview 가 있다. ... 패널함수발생기에서 발생된 파형이 그래프로 그려져 나오고, 프로그램의 실행과 중단을 할 수 있는 버튼이 보이는 화면이 프론트 패널이다.

  리포트 | 14페이지 | 3,000원 | 등록일 2019.09.05

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

  이 전달지연은 전가산기의 회로를 보면 쉽게 계산할 수 있다. ... 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야한다. 이 때문에 비트 수가 커질수록 연산이 느려지는 단점이 있다. ... 다음으로 큰 CPLD와 FPGA의 차이점은 높은 수준의 내장 기능 (가산기와 곱셈기)과 내장 메모리의 존재여부이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  서울시립대학교 전전설2 전자전기컴퓨터설계실험2 결과와 예비레포트 동시에 2주차 Lab02 Schematic Design with Logic Gates

  두 입력이 모두 1일 때 결과가 1이 출력된다.(2) Single-bit half Adder반가산기: 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 e)PAL과 FPGA의 ... 입력 신호가 인가되자 마자 계산이 가능하다. ... 즉, 가산기의 최종 전파지연은 전가산기를 통하여 캐리가 전파하는데 필요한 시간이다. 캐리의 전파시간은 가산기의 성능을 결정하는 중요한 특성이다.

  리포트 | 28페이지 | 3,000원 | 등록일 2020.07.27 | 수정일 2020.09.16

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  서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

  PROM은 AND Gate의 제약으로 논리소자로는 잘 쓰이지 않는 반면 PAL은 구조가 생산 속도와 비용 측면에서 유리하여 현재 널리 쓰이고 있다.과거 작은 크기의 회로를 구현할 때 ... 같은 A, B에 Cin=1을 넣어줬을 때는 Cout=1이고 sum=0000이 나오며 마찬가지로 계산과 일치했다. ... 추가로 A=0110, B=1110, Cin=0을 입력했을 때는 Cout=1, sum=0100이 나왔고 계산과 일치했다.5.

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  전전설2 실험2 예비보고서

  각 입력된 캐리와 입력받은 A,B를 풀에더로 계산하고 출력값을 S를 통해 내보낸다.3. ... 주로 비디오 게임기나 전자사전 등에 이용된다.PAL의 장단점- 논리기능 변경이 용이하고, 부품비용이 절감된다.- ASIC대비 속도가 느리고 고급HW언어개발자가 부족하다. ... 동작하는 Clock을 만들어 사용한다.BUS Switch : 버스(컴퓨터 내·외부 각종 신호원 간의 데이터나 전원 전송용 공통 전송로)의 스위치FND 1 Digit : 가변 숫자 표시기,

  리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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  논리회로설계 실험 기본게이트 설계

  FPGA에서 프로그래머블 논리 요소는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산 기능의 조합 기능 같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍 할 수 있다 ... 또한 신속한 처리가 쉽다는 점을 이용하여 3상 다이오드정류기의 고조파 저감을 위한 컨트롤러에 사용되며, 2상 스테핑 모터 드라이버의 성능개선에도 사용된다.2) FPGA의 사용 실례디지털 ... 또한 어떤 영역이나 구조에 따라 제공된 거대 병렬 알고리즘에 특히 유용하여 암호 체계에 대한 무차별 대입 공격 (brute force attack) 암호해독기에도 사용되고 있다.(3

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  서강대학교 디지털회로설계 과제 Full custom desgin

  먼저 FPGA는 다른 프로세서들과 비교할 수 없는 유연성을 가지고 있는데, 프로그램 알고리즘에 따라 병렬 계산 속도를 높일 수 있으며, 게이트 수, 지원IP 종류들을 마음대로 조절할 ... LUT의 크기는 다양하게 만들어질 수 있는데, 이는 input의 수에 따라 달라진다. ... 칩의 크기가 full-custom에 비해 큰 것을 알 수 있다.semi-custom design은 full-custom design과 달리 표준 cell로 알려진 미리 설계된 logic

  리포트 | 6페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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  디시설, 디지털시스템설계 실습과제 11주차 인하대

  크기가 증가한 만큼 delay와 io사용량도 많이 증가했는데, 여러가지 요인이 있겠지만 이론강의에서 배운 지식을 토대로 유추해 보자면 아마 parameter를 사용해 큰 크기의 연산을 ... margin에 따라 critical path delay 가 달라진다. critical path delay = required clock – worst negative slack(WNS)으로 계산하는데 ... 82000, 300은 FPGA가 가지고 있는 각각의 총량이고 Utilization %는 FPGA내에서 사용한 소자의 백분율을 나타낸 것이다.

  리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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