"soc. verilog" 검색결과 1-8 / 8건

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  3D Encoder SOC design verilog

  압축 알고리즘 중 H.264 / MPEG-4 AVC의 variable block size ME(VBSME)는 이전의 fixed block size ME(FBSME)보다 더 높은 압축 ... 이 문제를 해결하기 위해서는 모든 경우의 MB size를 동시에 계산하여 선택해줘야 한다. ... 하지만 기존의 VBSME의 macro block(MB)선택 방법은 16by16 MB에서 4by4 MB로 선택하기 때문에 block size선택 속도가 느리다는 단점이 있다.

  리포트 | 37페이지 | 3,000원 | 등록일 2018.10.25

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  11.1(UART)

  soc 실습 보고서 1. 실습 제목UART2. ... 실습 목표verilog HDL 코드를 작성하여 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 bit_in의 타이밍을 시뮬레이션에 나타내 보도록 한다.3. ... SOC_TESTreg [7:0] scon_next;always @(posedge clk or posedge rst) beginif(rst) scon

  리포트 | 2페이지 | 1,000원 | 등록일 2011.12.15

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  11.15(UART)

  soc 실습 보고서(화요일 13:00)1. 실습 제목UART2. ... ,sbuf);endendinitial begin#10000;force oc8051_uart1.rxd=1'b0;#10000;(추가된 부분)release oc8051_uart1.rxd; ... 실습 목표verilog HDL 코드를 작성하여 두 개의 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 data_in과 Loopback test를 추가하여 시뮬레이션

  리포트 | 2페이지 | 1,000원 | 등록일 2011.12.15

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  [VLSI SOC]Sequence Detector 설계 및 검증

  Detail description of Verilog Code-------------------- Sequence detector --------------------module SEQ_DET ... =3'b001, S2=3'b010, S3=3'b011, S4=3'b100;// 상수값을 정의하는 것으로서 State의 의미를 알아보기 쉽도록 State를 영문으로 작성할수 있게 하는 ... 감지시 1을 출력하는 포트를 의미.2) State Diagram.Description : 처음 시작은 START에서이며, SEQ_IN 값이 달라짐에 따라 State가 달라지고, 최종 S4

  리포트 | 10페이지 | 2,500원 | 등록일 2015.06.24

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  시계 - SOC Segment

  Source_state 지정6. Main module _ Source7. Compile8. PIN 설정9. ... Segment >과 목 : 디지털시스템설계교 수 : 정진균 교수님일 자 : 2011년 11월 25일학 번 : 200711061이 름 :김성현시계 - Soc kit Segment1. source_CLK ... 적절한 clk를 지정( Soc kit의 clk가 너무 빨라서 육안으로 확인 가능 하도록 설계)< 시계를 만들기 위한 하위 Counter를 설계 >카운터는 지금까지 배웠던 edge sensitive

  리포트 | 8페이지 | 1,500원 | 등록일 2012.03.28

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  10.25(UART)

  /src/includes/oc8051_timescale.v"`include ".. ... /src/includes/oc8051_defines.v"module tb_oc8051_uart__0;reg rst;reg clk;reg wr;reg wr_bit;reg [7:0] wr_addr ... 실습 목표verilog HDL 코드를 작성하여 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 byte operation과 bit operation에서의 소스가 어떻게

  리포트 | 5페이지 | 1,000원 | 등록일 2011.12.15

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  FPGA를 이용한 디지털 시스템 설계(인하대) 16bit Full Adder 보고서 (verilog코딩)

  , c_out, a, b, c_in);output sum;oc_in(C_IN));initialbeginA=1'd0; B=1'd0; C_IN=1'd0;#5 A=1'd1; B=1'd1; ... 실험목표이번 실험의 목표는 Verilog언어를 이용하여 1bit , 4bit fulladder를 설계하고 최종적으로 16bit fulladder를 설계한 후 시뮬레이션하는 것이었다.2 ... C_IN=1'd1;#5 A=1'd0; B=1'd1; C_IN=1'd1;#5 A=1'd1; B=1'd0; C_IN=1'd0;#5 A=1'd1; B=1'd1; C_IN=1'd0;endendmodule이

  리포트 | 12페이지 | 2,000원 | 등록일 2015.09.25

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  디지털 시계 설계 보고서

  설계목표Verilog HDL를 이용한 시계코드의 작성부터 포팅을 통한 동작의 확인을 목표로 잡았다. ... 고찰Verilog 소스코드 작성, Quartus를 이용한 회로구성, Modelsim을 사용한 시뮬레이션하는 과정을 모두 거쳐 SoC시스템 작동 파일을 만들 수 있었다. ... 이는 우리조가 기존 SoC 설계방법과 구현하는데 사용한 SoC Master 시스템에 대한 깊이 있는 이해 없이, verilog 소스코드 구현부터 서둘러 진행해 생긴 문제로 생각된다.

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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