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  • Project_Spec_Ver3
    Project_Spec_Ver3
    위의 사항들이 기본적인 회로의 입출력 포트 설명입니다. clk와 reset은 당연히 들어가야 하는 부분이기에 기제하지 않았습니다. Top 모듈로 들어오는 clk는 1/100초의 주기를 갖는다고 가정합니다. 위..
    공학/기술| 2011.04.13| 6페이지| 1,000원| 조회(112)
    태그 verilog, 디지털 시계
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  • HDL_결과보고서
    HDL_결과보고서
    <결과보고서> - 프로젝트 진행 순서 시계 + 알람 + 스톱워치 -> 탑모듈(미완성) * 모든 모듈에서 clk은 1/100초의 주기로 주었는데 이를 위하여 쿼터스에서 clk 값을 입력해 줄 때에 주기를 10..
    공학/기술| 2011.04.13| 18페이지| 1,500원| 조회(551)
    태그 verilog, 디지털 시계
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  • HDL 프로젝트 제안서
    HDL 프로젝트 제안서
    설계목표 verilog 언어를 사용하여 Top module시스템 시계를 만드는 프로젝트 로 써 기본 시계 기능과 ALAM기능, Stop watch를 선택하여 사용 할 수 있 는 시계를 HDL프..
    공학/기술| 2011.04.13| 3페이지| 1,000원| 조회(415)
    태그 verilog, 디지털 시계
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  • 전자회로설계(결과)
    전자회로설계(결과)
    ---Project Report--- 1. DC simulation: 전류, 전압, 소비전력 - 부하저항 및 전류이득 등의 영향으로 인해 좀 더 정확한 계산을 하기 위하여 2단부터 설계 - PSpice의 소..
    공학/기술| 2011.04.13| 13페이지| 2,000원| 조회(267)
    태그 트랜지스터, 증폭기, BJT, PNP
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2024년 07월 19일 금요일
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